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51. 发明申请

WO2014054451A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014054451A1
公开(公告)日：2014-04-10
申请号：PCT/JP2013/075645
申请日：2013-09-24
申请人：ピーエスフォールクスコエスエイアールエル , 桜田伸一
发明人：桜田　伸一
IPC分类号： H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , H01L21/268 , H01L21/561 , H01L21/563 , H01L21/78 , H01L21/784 , H01L23/3135 , H01L23/481 , H01L23/49838 , H01L23/564 , H01L23/585 , H01L24/05 , H01L24/11 , H01L24/13 , H01L24/14 , H01L24/16 , H01L24/17 , H01L24/32 , H01L24/73 , H01L24/97 , H01L25/18 , H01L2224/0401 , H01L2224/0557 , H01L2224/11002 , H01L2224/11009 , H01L2224/13009 , H01L2224/13025 , H01L2224/14181 , H01L2224/16145 , H01L2224/16146 , H01L2224/16225 , H01L2224/26175 , H01L2224/32145 , H01L2224/32225 , H01L2224/73204 , H01L2224/92125 , H01L2224/94 , H01L2224/97 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2924/15311 , H01L2924/181 , H01L2924/18161 , H01L2224/11 , H01L2924/00012 , H01L2224/81 , H01L2224/05552 , H01L2924/00
摘要：　一方の面に所望の回路が形成された半導体チップとなる複数の半導体チップ領域、並びに複数の半導体チップ領域間に設けられた切断領域を有する半導体ウエハを準備し、半導体チップ領域内であり、該半導体チップ領域の外周に沿って、少なくとも内部から回路が形成されない他方の面まで到達する改質層を形成する。その後、半導体ウエハを切断領域で切断することで複数の半導体チップ毎に分離する。
摘要翻译：在本发明中，准备半导体晶片，所述半导体晶片具有多个半导体芯片区域，每个半导体芯片区域是具有在一个表面上形成的所需电路的半导体芯片，以及设置在半导体芯片之间的切割区域区域。在每个半导体芯片区域中沿着每个半导体芯片区域的外周形成改性层，所述改性层至少从半导体晶片的内部到达不形成电路的另一个表面。然后，通过在切割区域切割半导体晶片，半导体晶片被分成多个半导体芯片。

52. 发明申请

WO2014020479A3 POST-CMOS PROCESSING AND 3D INTEGRATION BASED ON DRY-FILM LITHOGRAPHY 审中-公开
标题翻译：基于干膜光刻的后CMOS处理和3D集成
公开(公告)号：WO2014020479A3
公开(公告)日：2014-04-10
申请号：PCT/IB2013055946
申请日：2013-07-19
申请人： ECOLE POLYTECH
发明人： GUIDUCCI CARLOTTA , LEBLEBICI YUSUF , TEMIZ YÜKSEL
IPC分类号： H01L21/60 , H01L21/683 , H01L21/768 , H01L21/98 , H01L23/31 , H01L23/48 , H01L25/065
CPC分类号： H01L25/50 , G03F7/2022 , G03F7/32 , H01L21/568 , H01L21/6835 , H01L21/76898 , H01L23/3185 , H01L24/02 , H01L24/05 , H01L24/24 , H01L24/27 , H01L24/32 , H01L24/73 , H01L24/82 , H01L24/83 , H01L24/92 , H01L24/94 , H01L25/0657 , H01L2221/68381 , H01L2224/02313 , H01L2224/0239 , H01L2224/05166 , H01L2224/05624 , H01L2224/24011 , H01L2224/24051 , H01L2224/24146 , H01L2224/27002 , H01L2224/32145 , H01L2224/73267 , H01L2224/82002 , H01L2224/82005 , H01L2224/8201 , H01L2224/82101 , H01L2224/82106 , H01L2224/82143 , H01L2224/83143 , H01L2224/83203 , H01L2224/8385 , H01L2224/9202 , H01L2224/92244 , H01L2224/94 , H01L2225/06541 , H01L2225/06544 , H01L2225/06565 , H01L2924/01322 , H01L2924/10253 , H01L2924/1461 , H01L2924/00014 , H01L2924/01013 , H01L2924/00013 , H01L2224/83 , H01L2224/82 , H01L2924/00
摘要： A method for performing a post processing patterning on a diced chip having a footprint, comprises the steps of: - providing a support wafer; - applying a first dry film photoresist to the support wafer; - positioning a mask corresponding to the footprint of the diced chip on the first dry film photoresist; - exposing the mask and the first dry film photoresist to UV radiation; - removing the mask; - developing the exposed first dry film photoresist to obtain a cavity corresponding to the diced chip; - positioning the diced chip inside the cavity; - applying a second dry film photoresist to the first film photoresist and the diced chip; - exposing and developing the second dry film photoresist applied to the diced chip in accordance with the post processing pattern; and - performing an anisotropic dry etching of the chip to form a via therein. Furthermore, a method for obtaining a stack of two semiconductor chips or wafers in a back to face configuration, whereby at least one of the semiconductor chips or wafers comprises a through silicon via (TSV), comprises the steps of: - providing a first semiconductor chip or wafer; - providing a second semiconductor chip or wafer; - making a hole through the second semiconductor chip or wafer from a face side to a back side; - applying the face side of second semiconductor chip or wafer on a release tape; - depositing parylene on the assembly of the second semiconductor chip or wafer and the release tape, thereby obtaining a sidewall passivation in the hole and a bonding layer on the back side of the second semiconductor chip or wafer; - releasing the release tape, thereby obtaining a membrane of parylene covering an opening of the hole on the front side; - positioning the back side of the second semiconductor chip or wafer relative to a face side of the first semiconductor chip or wafer; - bonding the second semiconductor chip or wafer to the first semiconductor chip or wafer by applying pressure and heat; - removing the membrane of parylene by directional etching; and - electrically connecting the face side of the second semiconductor chip or wafer to the face side of the first semiconductor chip or wafer by depositing a conductor inside the hole, thereby obtaining the TSV.
摘要翻译：一种用于在具有占地面积的切割芯片上执行后处理图案化的方法包括以下步骤： - 提供支撑晶片; - 将第一干膜光致抗蚀剂施加到所述支撑晶片; - 将对应于切割芯片的覆盖区的掩模定位在第一干膜光致抗蚀剂上; - 将所述掩模和所述第一干膜光致抗蚀剂暴露于UV辐射; - 去除面膜; - 将暴露的第一干膜光致抗蚀剂显影以获得对应于切割芯片的腔; - 将切割的芯片定位在腔内; - 将第二干膜光致抗蚀剂施加到第一膜光致抗蚀剂和切割的芯片上; - 根据后处理图案曝光和显影施加到切割的芯片上的第二干膜光致抗蚀剂; 以及 - 对所述芯片进行各向异性干蚀刻以在其中形成通孔。此外，一种用于以背对面配置获得两个半导体芯片或晶片的堆叠的方法，由此半导体芯片或晶片中的至少一个包括贯穿硅通孔（TSV），包括以下步骤： - 提供第一半导体芯片或晶片; - 提供第二半导体芯片或晶片; - 从第二半导体芯片或晶片从正面到背面形成一个孔; - 将第二半导体芯片或晶片的表面施加在释放带上; - 将聚对二甲苯沉积在第二半导体芯片或晶片和释放带的组件上，从而在孔中获得侧壁钝化和在第二半导体芯片或晶片的背面上的结合层; - 释放释放带，从而获得覆盖前侧的孔的开口的聚对二甲苯膜; - 相对于所述第一半导体芯片或晶片的正面侧定位所述第二半导体芯片或晶片的背面; - 通过施加压力和热量将所述第二半导体芯片或晶片接合到所述第一半导体芯片或晶片; - 通过定向蚀刻去除聚对二甲苯膜; 以及 - 通过在孔内沉积导体，将第二半导体芯片或晶片的表面侧电连接到第一半导体芯片或晶片的正面，从而获得TSV。

53. 发明申请

WO2014046052A1 チップ支持基板、チップ支持方法、三次元集積回路、アセンブリ装置及び三次元集積回路の製造方法审中-公开
标题翻译：芯片支持基板，支持芯片的方法，三维集成电路，组装设备和制造三维集成电路的方法
公开(公告)号：WO2014046052A1
公开(公告)日：2014-03-27
申请号：PCT/JP2013/074876
申请日：2013-09-13
申请人：国立大学法人東北大学
发明人：小柳光正 , 田中徹 , 福島誉史
IPC分类号： H01L23/12 , H01L21/52 , H01L21/60 , H01L23/32 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , B23K20/002 , B23K20/023 , B23K20/16 , H01L21/52 , H01L21/561 , H01L21/568 , H01L21/6835 , H01L21/76898 , H01L23/147 , H01L23/3121 , H01L23/32 , H01L23/49827 , H01L23/49838 , H01L23/49894 , H01L23/50 , H01L23/544 , H01L24/11 , H01L24/13 , H01L24/16 , H01L24/27 , H01L24/32 , H01L24/73 , H01L24/75 , H01L24/81 , H01L24/83 , H01L24/92 , H01L24/95 , H01L24/96 , H01L24/97 , H01L25/0652 , H01L25/50 , H01L2221/68327 , H01L2221/68368 , H01L2221/68381 , H01L2223/5442 , H01L2223/54426 , H01L2224/1145 , H01L2224/1146 , H01L2224/13023 , H01L2224/13025 , H01L2224/131 , H01L2224/13111 , H01L2224/13144 , H01L2224/13147 , H01L2224/16145 , H01L2224/16146 , H01L2224/16148 , H01L2224/16225 , H01L2224/16227 , H01L2224/16235 , H01L2224/16238 , H01L2224/27436 , H01L2224/32145 , H01L2224/32225 , H01L2224/73104 , H01L2224/73204 , H01L2224/75251 , H01L2224/75611 , H01L2224/75701 , H01L2224/75723 , H01L2224/75745 , H01L2224/75753 , H01L2224/75901 , H01L2224/81002 , H01L2224/81121 , H01L2224/81143 , H01L2224/81193 , H01L2224/81203 , H01L2224/8138 , H01L2224/81395 , H01L2224/81904 , H01L2224/81907 , H01L2224/83191 , H01L2224/8385 , H01L2224/83907 , H01L2224/9202 , H01L2224/95001 , H01L2224/95145 , H01L2224/95146 , H01L2224/96 , H01L2224/97 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06593 , H01L2924/12042 , H01L2924/1306 , H01L2924/13091 , H01L2924/1461 , H01L2924/15311 , H01L2924/00012 , H01L2224/81 , H01L2924/00014 , H01L2924/01047 , H01L2924/014 , H01L2224/83 , H01L2224/11 , H01L2924/00 , H01L2224/67
摘要：　本発明は、基板上に形成されチップ３Ａを吸着する親液性領域４と、前記基板上であって前記親液性領域内に形成され、前記チップに静電力を発生させる電極６と、を備えた、チップ支持基板。また、基板上に形成された親液性領域と、前記基板上であって前記親液性領域内に形成された電極と、を備えるチップ支持基板の前記親液性領域上に液体１５を介しチップを配置する工程と、前記電極に電圧を印加することにより前記電極に対応するチップに静電力を発生させる工程と、を含む、チップ支持方法である。　
摘要翻译：本发明是一种芯片支撑基板，其设置有形成在基板上并使用抽吸保持芯片（3A）的亲液性区域（4），以及形成在基板上的亲液区域内并用于产生静电的电极（6）力量在芯片上。本发明也是一种用于支撑芯片的方法，包括：将芯片定位在设置在基板上的设置有亲液性区域的芯片支撑基板的亲液性区域和在亲液性区域内形成的电极的步骤所述衬底，介于所述芯片和所述亲液区域之间的流体（15）; 以及通过向电极施加电压而在对应于电极的芯片上产生静电力的步骤。

54. 发明申请

WO2014042165A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2014042165A1
公开(公告)日：2014-03-20
申请号：PCT/JP2013/074445
申请日：2013-09-04
申请人：ピーエスフォールクスコエスエイアールエル , 大馬高志 , 佐藤好弘
发明人：大馬　高志 , 佐藤　好弘
IPC分类号： H01L25/065 , H01L21/56 , H01L23/12 , H01L25/07 , H01L25/18
CPC分类号： H01L21/561 , H01L21/565 , H01L23/13 , H01L23/3128 , H01L23/49816 , H01L23/49822 , H01L24/73 , H01L24/97 , H01L25/065 , H01L25/0657 , H01L25/07 , H01L25/18 , H01L2224/0401 , H01L2224/04042 , H01L2224/06155 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48227 , H01L2224/49175 , H01L2224/73253 , H01L2224/73265 , H01L2224/85181 , H01L2224/85205 , H01L2224/92247 , H01L2224/97 , H01L2225/0651 , H01L2225/06517 , H01L2225/06558 , H01L2225/06562 , H01L2924/15153 , H01L2924/15311 , H01L2924/181 , H01L2224/83 , H01L2224/85 , H01L2924/00012 , H01L2924/00
摘要：　半導体装置２００は、一面に凹部１１１と複数の接続パッド２２３ａ～２２３ｄを有する配線基板２０１と、凹部１１１内に搭載された第１半導体チップ２０３と、少なくとも一端部の表面上（ここでは両端）に複数の電極パッド１０７ａ、１０７ｂを有し、少なくとも一端部（ここでは両端）が第１半導体チップ２０３から突出するように、第１半導体チップ２０３上に積層された第２半導体チップ２０５と、配線基板２０１の複数の接続パッド２２３ａ、２２３ｃと第２半導体チップ２０５の複数の電極パッド１０７ａ、１０７ｂをそれぞれ電気的に接続する複数のワイヤ２１７を有し、第２半導体チップ２０５の一端部は、凹部１１１の内側面を越えて延在し、配線基板２０１の一面に支持されている。
摘要翻译：一种半导体器件（200），包括：一方面具有凹部（111）和多个连接焊盘（223a〜223d）的布线基板（201）。安装在所述凹部（111）中的第一半导体芯片（203）第二半导体芯片（205），其在至少一个端部（在这种情况下为两端）的表面上具有多个电极焊盘（107a，107b），并且层压在第一半导体芯片（203）上，使得至少一个端部（在这种情况下为两端）从第一半导体芯片（203）突出; 将所述布线基板（201）的所述多个连接焊盘（223a，223c）和所述第二半导体芯片（205）的所述多个电极焊盘（107a，107b）相互电连接的多根电线（217）。第二半导体芯片（205）的一端部延伸超出凹部（111）的内表面，并被布线基板（201）的一侧支撑。

55. 发明申请

WO2014033977A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014033977A1
公开(公告)日：2014-03-06
申请号：PCT/JP2013/001915
申请日：2013-03-21
申请人：パナソニック株式会社
发明人：樋口　裕一
IPC分类号： H01L21/60 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , H01L21/563 , H01L23/481 , H01L24/02 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/32 , H01L24/81 , H01L24/83 , H01L2224/02372 , H01L2224/0239 , H01L2224/0345 , H01L2224/03462 , H01L2224/03614 , H01L2224/03912 , H01L2224/03914 , H01L2224/0401 , H01L2224/05011 , H01L2224/05012 , H01L2224/05015 , H01L2224/05073 , H01L2224/05082 , H01L2224/05124 , H01L2224/05166 , H01L2224/05187 , H01L2224/05551 , H01L2224/05552 , H01L2224/05555 , H01L2224/05557 , H01L2224/05558 , H01L2224/05559 , H01L2224/05573 , H01L2224/05582 , H01L2224/05609 , H01L2224/05611 , H01L2224/05613 , H01L2224/05617 , H01L2224/05618 , H01L2224/05624 , H01L2224/05639 , H01L2224/05644 , H01L2224/05647 , H01L2224/05655 , H01L2224/05657 , H01L2224/05666 , H01L2224/05684 , H01L2224/1145 , H01L2224/11462 , H01L2224/13014 , H01L2224/13017 , H01L2224/13019 , H01L2224/13024 , H01L2224/13025 , H01L2224/1308 , H01L2224/13082 , H01L2224/13083 , H01L2224/131 , H01L2224/13109 , H01L2224/13111 , H01L2224/13113 , H01L2224/13117 , H01L2224/13118 , H01L2224/13139 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2224/13157 , H01L2224/13166 , H01L2224/13184 , H01L2224/16014 , H01L2224/16058 , H01L2224/16148 , H01L2224/16237 , H01L2224/32145 , H01L2224/73104 , H01L2224/73204 , H01L2224/8112 , H01L2224/81121 , H01L2224/8114 , H01L2224/81141 , H01L2224/81143 , H01L2224/81193 , H01L2224/81201 , H01L2224/83862 , H01L2224/92125 , H01L2225/06513 , H01L2225/06541 , H01L2225/06548 , H01L2225/06593 , H01L2924/01032 , H01L2924/207 , H01L2924/2075 , H01L2924/20751 , H01L2924/20752 , H01L2924/20753 , H01L2924/20754 , H01L2924/20755 , H01L2924/381 , H01L2924/384 , H01L2224/16225 , H01L2224/32225 , H01L2924/00012 , H01L2924/00014 , H01L2924/04953 , H01L2924/014 , H01L2924/01022 , H01L2924/01029
摘要：　第１の半導体チップ（１００）と第２の半導体チップ（２００）とが接合された積層チップを有する半導体装置である。第１の半導体チップの主面上には、第１の電極パッド（１１０）と、第１の電極パッドの上に形成された第１のバンプ（１２０）とが形成されている。第２の半導体チップ（２００）の主面上には、第１のバンプと接合するように第２のバンプ（２２０）が形成されている。第１の電極パッド（１１０）は、中央に段差状となる開口部を有している。第１のバンプ（１２０）は、第１の電極パッド（１１０）における開口部とその周辺部との段差状に跨るように形成された中央が窪んだ凹状を有する。
摘要翻译：该半导体器件具有通过接合第一半导体芯片（100）和第二半导体芯片（200）而产生的层叠芯片。在第一半导体芯片的主表面上形成有形成在第一电极焊盘上的第一电极焊盘（110）和第一凸块（120）。在第二半导体芯片（200）的主表面上形成有用于与第一凸块接合的第二凸块（220）。第一电极焊盘（110）具有孔，使得中心部分具有阶梯形状。第一凸块（120）具有中心部分凹陷的凹陷形状，以便跨越第一电极焊盘（110）的孔径和周边部分的阶梯形状。

56. 发明申请

WO2014022485A1 RECONSTITUTED WAFER-LEVEL MICROELECTRONIC PACKAGE 审中-公开
标题翻译：重新构造的水平微电子封装
公开(公告)号：WO2014022485A1
公开(公告)日：2014-02-06
申请号：PCT/US2013/052883
申请日：2013-07-31
申请人： INVENSAS CORPORATION
发明人： MOHAMMED, Ilyas
IPC分类号： H01L25/065 , H01L23/498 , H01L23/00 , H01L25/10 , H01L25/18
CPC分类号： H01L25/0657 , H01L23/49811 , H01L23/49838 , H01L24/05 , H01L24/06 , H01L24/16 , H01L24/24 , H01L24/32 , H01L24/33 , H01L24/73 , H01L24/91 , H01L24/92 , H01L25/105 , H01L25/18 , H01L2224/0233 , H01L2224/02371 , H01L2224/02379 , H01L2224/02381 , H01L2224/0401 , H01L2224/04105 , H01L2224/06181 , H01L2224/12105 , H01L2224/16145 , H01L2224/16225 , H01L2224/16235 , H01L2224/24011 , H01L2224/24147 , H01L2224/2929 , H01L2224/293 , H01L2224/32145 , H01L2224/73217 , H01L2224/73253 , H01L2224/73259 , H01L2224/73267 , H01L2224/8203 , H01L2224/821 , H01L2224/83855 , H01L2224/9202 , H01L2224/92144 , H01L2225/06548 , H01L2225/06558 , H01L2225/06565 , H01L2225/1023 , H01L2225/1058 , H01L2924/12042 , H01L2924/15311 , H01L2924/15321 , H01L2924/18161 , H01L2924/18162 , H01L2924/19107 , H01L2924/00014 , H05K3/4661 , H01L2924/00012 , H01L2924/00
摘要： A microelectronic package (10) includes first and second encapsulated microelectronic elements (14,16), each includes a semiconductor die (14) having a front face (20) and contacts (26). An encapsulant (28) contacts an edge surface (24) of each die and extends in at least one lateral direction therefrom. Electrically conductive elements (36) extend from the contacts and over the front face to locations overlying the encapsulant. The first and second microelectronic elements are affixed to one another such that one of the front or back surfaces of one of the first and second dies is oriented towards one of the front or back surfaces of the other of the first and second dies. A plurality of electrically conductive interconnects (40) extend through the encapsulants of the first and second microelectronic elements and are electrically connected with at least one semiconductor die of the first and second microelectronic elements by the conductive elements.
摘要翻译：微电子封装（10）包括第一和第二封装微电子元件（14,16），每个元件包括具有前表面（20）和触点（26）的半导体管芯（14）。密封剂（28）接触每个模具的边缘表面（24）并沿着至少一个横向方向延伸。导电元件（36）从接触件和前表面延伸到覆盖密封剂的位置。第一和第二微电子元件彼此固定，使得第一和第二模具中的一个的前表面或后表面中的一个朝向第一和第二模具中另一个的前表面或后表面中的一个。多个导电互连件（40）延伸穿过第一和第二微电子元件的密封剂，并且通过导电元件与第一和第二微电子元件的至少一个半导体管芯电连接。

57. 发明申请

WO2014002852A1 半導体装置、半導体装置の製造方法、及び、電子機器审中-公开
标题翻译：半导体器件，半导体器件的制造方法和电子器件
公开(公告)号：WO2014002852A1
公开(公告)日：2014-01-03
申请号：PCT/JP2013/066876
申请日：2013-06-19
申请人：ソニー株式会社
发明人：脇山　悟 , 岡本　正喜 , 大岡　豊 , 庄子　礼二郎 , 財前　義史 , 長畑　和典
IPC分类号： H01L21/3205 , H01L21/768 , H01L23/522 , H01L27/14 , H01L27/146
CPC分类号： H01L25/0657 , H01L21/30604 , H01L21/31111 , H01L21/31116 , H01L21/76805 , H01L21/76877 , H01L21/76898 , H01L23/481 , H01L24/32 , H01L24/83 , H01L25/50 , H01L27/14632 , H01L27/14634 , H01L27/14636 , H01L27/14687 , H01L27/1469 , H01L2224/32145 , H01L2225/06541 , H01L2225/06544 , H01L2225/06548 , H01L2924/0002 , H01L2924/00
摘要：【課題】信頼性の高い半導体装置を提供する。【解決手段】第１半導体基体と、第１半導体基体の第１面側に貼り合わされた第２半導体基体と、第１半導体基体の第２面側から第２半導体基体上の配線層まで貫通して形成されている貫通電極と、第１半導体基体内に形成されている貫通電極の周囲を囲む絶縁層を備える半導体装置を構成する。
摘要翻译： [问题]提供高可靠性的半导体器件。 [解决方案]该半导体器件被配置为具有：第一半导体衬底; 第二半导体衬底，其接合到所述第一半导体衬底的第一表面; 从所述第一半导体衬底的第二表面到所述第二半导体衬底上的布线层形成的贯通电极; 以及围绕形成在第一半导体衬底内部的贯通电极的周围的绝缘层。

58. 发明申请

WO2013184880A1 USE OF CONFORMAL COATING ELASTIC CUSHION TO REDUCE THROUGH SILICON VIAS (TSV) STRESS IN 3-DIMENSIONAL INTEGRATION 审中-公开
标题翻译：使用合适的涂层弹性垫片减少三维积分中的硅（TSV）应力
公开(公告)号：WO2013184880A1
公开(公告)日：2013-12-12
申请号：PCT/US2013/044451
申请日：2013-06-06
申请人： RENSSELAER POLYTECHNIC INSTITUTE
发明人： MCDONALD, John, F.
IPC分类号： H01L23/48 , H01L21/768 , H01L25/065 , H01L25/16
CPC分类号： H01L23/481 , H01L21/76831 , H01L21/76898 , H01L24/29 , H01L24/32 , H01L24/83 , H01L24/92 , H01L25/0657 , H01L25/50 , H01L2224/2919 , H01L2224/32145 , H01L2224/8313 , H01L2224/83132 , H01L2224/83191 , H01L2224/83192 , H01L2224/83193 , H01L2224/9202 , H01L2224/94 , H01L2225/06541 , H01L2225/06544 , H01L2225/06565 , H01L2924/12032 , H01L2924/00 , H01L2224/83
摘要： Integrated circuit assemblies, as well as methods for creating the same, are provided. The integrated circuit assembly includes a first chip and a second chip, including respective face surfaces, wherein the first chip and the second chip are bonded in a face-against-face contact configuration. The integrated circuit assembly includes a via disposed to pass through the first chip and the second chip. The via is surrounded by at least one material of the respective first chip and the second chip. A cushion layer encapsulating at least a portion of the via is formed between the via and the at least one material surrounding the via.
摘要翻译：提供了集成电路组件，以及用于创建它们的方法。集成电路组件包括第一芯片和第二芯片，其包括相应的表面，其中第一芯片和第二芯片以面对面接触配置结合。集成电路组件包括布置成穿过第一芯片和第二芯片的通孔。通孔由相应的第一芯片和第二芯片的至少一种材料包围。在通孔和围绕通孔的至少一种材料之间形成包封通孔的至少一部分的缓冲层。

59. 发明申请

WO2013052372A3 STUB MINIMIZATION FOR MULTI-DIE WIREBOND ASSEMBLIES WITH PARALLEL WINDOWS 审中-公开
标题翻译：具有并行窗口的多连片WIREBOND组件的STUB最小化
公开(公告)号：WO2013052372A3
公开(公告)日：2013-10-31
申请号：PCT/US2012057905
申请日：2012-09-28
申请人： INVENSAS CORP
发明人： CRISP RICHARD DEWITT , ZOHNI WAEL , HABA BELGACEM , LAMBRECHT FRANK
IPC分类号： H01L25/065 , G11C5/04 , G11C5/06 , H01L23/13 , H01L23/31 , H01L23/49 , H01L25/00 , H01L25/10
CPC分类号： G06F1/16 , G06F1/18 , G11C5/04 , G11C5/063 , G11C5/066 , H01L23/13 , H01L23/3128 , H01L23/49827 , H01L23/49838 , H01L23/50 , H01L24/06 , H01L24/16 , H01L24/48 , H01L24/73 , H01L25/0652 , H01L25/0657 , H01L25/105 , H01L2224/0401 , H01L2224/04042 , H01L2224/06136 , H01L2224/06156 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/4824 , H01L2224/73215 , H01L2224/73265 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06562 , H01L2225/06589 , H01L2225/1023 , H01L2225/107 , H01L2924/00014 , H01L2924/01322 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H01L2924/181 , H01L2924/18165 , H01L2924/19041 , H01L2924/19103 , H01L2924/3011 , H01L2924/00012 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要： A microelectronic package 10 can include a substrate 20 having first and second surfaces 21, 22 and first and second apertures 26a, 26b extending therebetween, first and second microelectronic elements 30a, 30b each having a surface 31 facing the first surface, terminals 25a exposed at the second surface in a central region 23 thereof, and leads 40 electrically connected between contacts 35 exposed at the surface of each microelectronic element and the terminals. The apertures 26a, 26b can have first and second parallel axes 29a, 29b extending in directions of the lengths of the respective apertures. The central region 23 of the second surface 22 can be disposed between the first and second axes 29a, 29b. The terminals 25a can be configured to carry address information usable by circuitry within the microelectronic package 10 to determine an addressable memory location from among all the available addressable memory locations of a memory storage array of at least one of the microelectronic elements 30a, 30b.
摘要翻译：微电子封装10可以包括具有第一和第二表面21,22以及在第一和第二孔26a，26b之间延伸的第一和第二微电子元件30a，30b的基板20，第一和第二微电子元件30a，30b各自具有面向第一表面的表面31，在其中央区域23中的第二表面以及电连接在暴露于每个微电子元件的表面处的触点35与端子之间的引线40。孔26a，26b可以具有第一和第二平行轴29a，29b，它们在相应孔的长度方向上延伸。第二表面22的中央区域23可以布置在第一轴线29a和第二轴线29b之间。终端25a可以被配置为携带微电子封装10内的电路可用的地址信息，以从微电子元件30a，30b中的至少一个的存储器存储阵列的所有可用可寻址存储器位置当中确定可寻址存储器位置。

60. 发明申请

WO2013155681A1 SLOPE DIE STACK 审中-公开
标题翻译：斜坡堆叠
公开(公告)号：WO2013155681A1
公开(公告)日：2013-10-24
申请号：PCT/CN2012/074255
申请日：2012-04-18
申请人： SANDISK SEMICONDUCTOR (SHANGHAI) CO., LTD. , SANDISK INFORMATION TECHNOLOGY (SHANGHAI) CO., LTD. , CHIU, Chin-Tien , YU, Cheeman , LU, Zhong , YU, Fen , WANG, Xu
发明人： CHIU, Chin-Tien , YU, Cheeman , LU, Zhong , YU, Fen , WANG, Xu
IPC分类号： H01L25/00
CPC分类号： H01L25/0657 , H01L24/73 , H01L2224/32145 , H01L2224/32225 , H01L2224/48145 , H01L2224/73265 , H01L2224/92247 , H01L2225/06506 , H01L2225/06562 , H01L2924/00012
摘要： A semiconductor device comprises a substrate and at least two groups of semiconductor dies stacked above the substrate. Each group of semiconductor dies includes at least a bottom and a top semiconductor die. Each semiconductor die comprises at least one bonding pad aligned along a first edge of the semiconductor die. The at least two groups of semiconductor dies comprise an underlying group of semiconductor dies and an overlying group of semiconductor dies. The bottom semiconductor die of the underlying group is disposed on the substrate while the bottom semiconductor die of the overlying group is disposed directly on the top semiconductor die of the underlying group. Within each group, the first edge of the top semiconductor die is offset from the first edge of the bottom semiconductor die by a group offset length in a first direction. The first edge of the bottom semiconductor die of the overlying group is shifted from the first edge of the bottom semiconductor die of the underlying group by a shift length Lshift in the first direction. The group offset length Lgoffset of the underlying group is greater than or equal to the shift length Lshift of the overlying group.
摘要翻译：半导体器件包括衬底和堆叠在衬底上的至少两组半导体管芯。每组半导体管芯至少包括底部和顶部半导体管芯。每个半导体管芯包括沿着半导体管芯的第一边缘对准的至少一个接合焊盘。所述至少两组半导体管芯包括下面的半导体管芯组和半导体管芯的上覆组。下面的组的底部半导体管芯设置在衬底上，而覆盖组的底部半导体管芯直接设置在下面的组的顶部半导体管芯上。在每个组内，顶部半导体管芯的第一边缘沿着第一方向偏离第一半导体管芯的第一边缘的组偏移长度。覆盖组的底部半导体管芯的第一边缘从第一方向的移位长度Lshift移位到下层组的底部半导体管芯的第一边缘。基础组的组偏移长度Lgoffset大于或等于上覆组的移位长度Lshift。

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