专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2023068057A1 電力変換装置审中-公开
公开(公告)号：WO2023068057A1
公开(公告)日：2023-04-27
申请号：PCT/JP2022/037325
申请日：2022-10-05
申请人：日立Ａｓｔｅｍｏ株式会社
发明人：徳山　健 , 妹尾　政宏 , 荒木　隆宏 , 青柳　滋久
IPC分类号： H01L25/07 , H01L25/00 , H01L25/18 , H02M7/48
摘要：電力変換装置は、直流配線及び交流配線が形成された基板と、電気的に並列に接続され、各々が前記直流配線または前記交流配線に接続される第１端子および第２端子を有する複数の回路体と、を備え、前記第１端子および前記第２端子は、前記回路体において互いに隣接するとともに同一方向に突出し、前記複数の回路体は、各々の前記第１端子と前記第２端子とが交互に前記基板上に並ぶように配置される。

2. 发明申请

WO2023060004A1 THREE DIMENSIONAL INTEGRATED CIRCUIT WITH LATERAL CONNECTION LAYER 审中-公开
公开(公告)号：WO2023060004A1
公开(公告)日：2023-04-13
申请号：PCT/US2022/077180
申请日：2022-09-28
申请人： SILICON GENESIS CORPORATION
发明人： CURRENT, Michael I. , FONG, Theodore E.
IPC分类号： H01L25/00 , H01L21/48 , H01L21/60 , H01L21/768 , H01L21/78 , H01L23/00 , H01L25/065 , H01L21/26506 , H01L21/486 , H01L21/76802 , H01L2224/08145 , H01L2224/08146 , H01L2224/09181 , H01L2224/19 , H01L2224/20 , H01L2224/73251 , H01L2224/73259 , H01L2224/80006 , H01L2224/80203 , H01L2224/80357 , H01L2224/80895 , H01L2224/80896 , H01L2224/80986 , H01L2224/9222 , H01L2225/06513 , H01L2225/06548 , H01L2225/06572 , H01L2225/06589 , H01L23/473 , H01L24/08 , H01L24/80 , H01L24/95 , H01L25/0652 , H01L25/0657 , H01L25/50
摘要： Forming a 3DIC includes providing a lower device structure comprising a first substrate with a circuit layer, providing an interconnect network layer having an interconnect structure with a first coupled to a second plurality of electrodes by connection structures on a semiconductor substrate, the first plurality of electrodes being exposed on a first surface of the interconnect layer, implanting ions through the interconnect structure to form a cleave plane in the semiconductor substrate, bonding the interconnect structure to the lower device structure so that electrodes of the first plurality of electrodes are coupled to corresponding electrodes on the lower device structure, cleaving the substrate of the bonded interconnect layer at the cleave plane, removing material from the semiconductor substrate until the second plurality of electrodes is exposed, and bonding an upper device layer to the interconnect structure.

3. 发明申请

WO2023049562A1 MICROELECTRONIC1 PACKAGES WITH EMBEDDED INTERPOSERS 审中-公开
公开(公告)号：WO2023049562A1
公开(公告)日：2023-03-30
申请号：PCT/US2022/074827
申请日：2022-08-11
申请人： INTEL CORPORATION
发明人： MANEPALLI, Rahul N. , AZIMI, Hamid
IPC分类号： H01L25/065 , H01L23/31 , H01L23/538 , H01L23/00 , H01L25/00 , H01L21/56
摘要： An electronic device comprises multiple integrated circuit (IC) dice disposed on a package substrate having a substrate area, a mold layer that includes the IC dice, and multiple conductive pillars extending from a surface of at least one IC die to a first surface of the mold layer, and an interposer layer extending over the substrate area and comprised of a stiffening material more rigid than a material of the package substrate. The interposer layer includes multiple electrically conductive through layer vias contacting the conductive pillars at a first surface of the mold layer and extending through the stiffening material to a second surface of the interposer layer.

4. 发明申请

WO2023028393A1 STACKED DIE INTEGRATED CIRCUIT (IC) PACKAGE EMPLOYING INTERPOSER FOR COUPLING AN UPPER STACKED DIE(S) TO A PACKAGE SUBSTRATE FOR PACKAGE HEIGHT REDUCTION, AND RELATED FABRICATION METHODS 审中-公开
公开(公告)号：WO2023028393A1
公开(公告)日：2023-03-02
申请号：PCT/US2022/073358
申请日：2022-07-01
申请人： QUALCOMM INCORPORATED
发明人： VEMURI, Krishna , KIM, Jinseong
IPC分类号： H01L23/538 , H01L25/065 , H01L23/48 , H01L23/00 , H01L25/00 , H01L25/18
摘要： Stacked die integrated circuit (IC) package employing an interposer for electrically coupling an upper stacked die(s) to a package substrate for package height reduction, and related fabrication methods. To reduce the height of the IC package while providing for stacked dies to be electrically coupled to a package substrate, the IC package includes an interposer. The stacked dies are disposed between the package substrate and the interposer. One or more wires are coupled (e.g., wire bonded) between the upper die and the interposer to provide an electrical connection between the upper die and the interposer. One or more electrical interconnects (e.g., conductive pillars) are coupled between the interposer and the package substrate to route electrical connections between the upper die and the package substrate. Thus, the upper die can be electrically coupled to the package substrate without requiring an additional clearance area above the upper die for wire bonds.

5. 发明申请

WO2023012136A1 LEISTUNGSSCHALTUNG UND VERFAHREN ZUM HERSTELLEN EINER LEISTUNGSSCHALTUNG 审中-公开
公开(公告)号：WO2023012136A1
公开(公告)日：2023-02-09
申请号：PCT/EP2022/071623
申请日：2022-08-02
申请人： VITESCO TECHNOLOGIES GERMANY GMBH
发明人： HÖVERMANN, Markus , KEMPE, Marco , ERBEN, Bettina , STEINAU, Martin , HABER, Michael , KRASSELT, Peter
IPC分类号： H05K7/14 , H01L25/00
摘要： Offenbart wird eine Leistungsschaltung (LS), aufweisend: mindestens ein Leistungsmodul (LM), das mindestens einen umspritzten oder ummoldeten Abschnitt (AB) aufweist; mindestens eine Steuer-Leiterplatte (ST), die auf dem Leistungsmodul (LM) angeordnet ist; wobei das Leistungsmodul (LM) in dem Abschnitt (AB) Kontaktflächen (KF1) aufweist, die auf einer zur Steuer-Leiterplatte (ST) gewandten Oberseite (OS1) des Leistungsmoduls (LM) vorgesehen sind; wobei die Steuer-Leiterplatte (ST) mindestens eine Ausnehmung (AS) aufweist, die die Kontaktflächen (KF1) zumindest teilweise freilegt; wobei die Kontaktflächen (KF1) des Leistungsmoduls (LM) über direkte, zumindest teilweise durch die Ausnehmung (AS) hindurchgeführte oder an die Ausnehmung (AS) heran reichende Stromverbindungen (BD, PF, SV) mit Kontaktflächen (KF2) der Steuer-Leiterplatte (ST) verbunden sind, die sich am Rand der Ausnehmung (AS) befinden. Ferner wird ein Verfahren zum Herstellen einer genannten Leistungsschaltung bereitgestellt.

6. 发明申请

WO2023282040A1 半導体装置审中-公开
公开(公告)号：WO2023282040A1
公开(公告)日：2023-01-12
申请号：PCT/JP2022/024518
申请日：2022-06-20
申请人：ローム株式会社
发明人：西村　勇
IPC分类号： H01L25/00
摘要：半導体装置は、第１半導体素子と、第２半導体素子と、第１コイルを含む絶縁素子と、前記第１コイルと磁気的に結合される第２コイルと、前記第１半導体素子および前記第２半導体素子が搭載された支持基板と、を備えている。前記支持基板は、絶縁性の基材および前記基材に形成された基板配線を含む。前記基板配線は、前記第１半導体素子と前記第１コイルとの間に電気的に介在する第１配線部、および、前記第２半導体素子と前記第２コイルとの間に電気的に介在する第２配線部を含む。前記第２コイルは、前記第１コイルと前記基材との間に配置されている。前記絶縁素子は、前記支持基板に支持されている。

7. 发明申请

WO2022271615A1 PASSIVE COMPONENT Q FACTOR ENHANCEMENT WITH ELEVATED RESISTANCE REGION OF SUBSTRATE 审中-公开
公开(公告)号：WO2022271615A1
公开(公告)日：2022-12-29
申请号：PCT/US2022/034217
申请日：2022-06-21
申请人： TEXAS INSTRUMENTS INCORPORATED
发明人： SANKARAN, Swaminathan , SUMMERFELT, Scott, Robert , COOK, Benjamin
IPC分类号： H01L21/762 , H01L25/065 , H01L25/00 , H01L21/0212 , H01L21/76224 , H01L21/76816 , H01L21/76898 , H01L27/013 , H01L28/10 , H01L28/40
摘要： An integrated circuit (IC) (100) includes a semiconductor substrate (102) and an interconnect region (104). The semiconductor substrate (102) has a first surface and a second surface opposite the first surface. The semiconductor substrate (102) has a first region with a passive component (122). The semiconductor substrate has a second region outside the first region. The resistance of the second region is smaller than the resistance of the first region. The interconnection region (104) is on the second surface of the semiconductor substrate (102).

8. 发明申请

WO2022228072A1 电路板组件及其制作方法、终端及电子设备审中-公开
公开(公告)号：WO2022228072A1
公开(公告)日：2022-11-03
申请号：PCT/CN2022/085583
申请日：2022-04-07
申请人：华为技术有限公司
发明人：贺礼贤 , 胡丰田 , 姬忠礼 , 黄进辉
IPC分类号： H05K1/02 , H01L25/00 , H01L23/04
摘要：本申请提供一种电路板组件及其制作方法、终端及电子设备。电路板组件包括基板和封装体；所述封装体设于所述基板的上表面，所述封装体包括第一封装器件区和第二封装器件区，所述第一封装器件区和所述第二封装器件区具有高度差。本申请的技术方案能够提高多层器件堆叠结构的布局密度，适应电子设备的小型化发展趋势。

9. 发明申请

WO2022210541A1 絶縁トランス审中-公开
公开(公告)号：WO2022210541A1
公开(公告)日：2022-10-06
申请号：PCT/JP2022/015019
申请日：2022-03-28
申请人：ローム株式会社
发明人：田中　文悟
IPC分类号： H01L25/00 , H01F19/04 , H03K17/691 , H01L21/822 , H01L27/04 , H01F27/00 , H02M1/08
摘要：絶縁トランスは、絶縁層と、トランスと、第１キャパシタ電極と第２キャパシタ電極とを有するキャパシタと、を備える。トランスは、第１信号端と第１接地端を有し、第１信号端に低圧を印加可能に構成された第１コイルと、絶縁層の厚さ方向に第１コイルから離れて配置され、第２信号端と第２接地端を有し、第２信号端に高圧を印加可能に構成された第２コイルとを有する。絶縁層は、厚さ方向において交互に積層された複数の薄膜および複数の層間絶縁膜を有し、複数の薄膜は、厚さ方向において互いに離れた第１薄膜と第２薄膜とを含み、複数の層間絶縁膜は、厚さ方向において第１薄膜と隣り合う第１層間絶縁膜と、厚さ方向において第２薄膜と隣り合う第２層間絶縁膜とを含み、第１キャパシタ電極は、第１薄膜と第１層間絶縁膜との間に形成され、第２キャパシタ電極は、第２薄膜と第２層間絶縁膜との間に形成されている。

10. 发明申请

WO2022209741A1 高周波モジュール及び通信装置审中-公开
公开(公告)号：WO2022209741A1
公开(公告)日：2022-10-06
申请号：PCT/JP2022/010819
申请日：2022-03-11
申请人：株式会社村田製作所
发明人：相川　清志 , 北嶋　宏通 , 山田　隆司 , 大門　義弘 , 上嶋　孝紀
IPC分类号： H01L25/00 , H04B1/00 , H04B1/38 , H03F3/24 , H05K3/46
摘要：高周波モジュール（１Ａ）は、対向する主面（９１ａ及び９１ｂ）を有するモジュール基板（９１）と、対向する主面（９２ａ及び９２ｂ）を有し、主面（９２ａ）が主面（９１ｂ）に対面して配置されたモジュール基板（９２）と、主面（９１ｂ及び９２ａ）の間と主面（９１ａ）上と主面（９２ｂ）上とに配置された複数の電子部品と、主面（９２ｂ）上に配置された複数の外部接続端子（１５０）と、を備え、複数の電子部品は、電力増幅器（１１）を含み、電力増幅器（１１）は、互いに対向する主面（１１ａ及び１１ｂ）と、主面（１１ｂ）よりも主面（１１ａ）に近い箇所に形成され、増幅トランジスタを含む回路部と、を有し、電力増幅器（１１）は、主面（１１ａ）が主面（９２ａ）に対面し、主面（１１ｂ）が主面（９１ｂ）に対面して配置され、主面（１１ａ）には放熱導体（１５０ｔ）が接合されている。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式