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1. 发明申请

WO2018118082A1 GRAPHITIC LINERS FOR INTEGRATED CIRCUIT DEVICES 审中-公开
公开(公告)号：WO2018118082A1
公开(公告)日：2018-06-28
申请号：PCT/US2016/068512
申请日：2016-12-23
申请人： INTEL CORPORATION
发明人： SINGH, Kanwaljit , CHAWLA, Jasmeet S. , TORRES, Jessica M. , CAUDILLO, Roman , LIN, Kevin L. , MAESTRE CARO, Aranzazu
IPC分类号： H01L21/768 , H01L29/16 , H01L21/02
CPC分类号： H01L23/53266 , H01L21/76805 , H01L21/76843 , H01L21/76844 , H01L21/76846 , H01L23/5226 , H01L23/53209 , H01L23/53238
摘要： Disclosed herein are graphitic liners for integrated circuit (IC) devices, as well as related devices and methods. For example, disclosed herein are liners that include graphene having a quality gradient, multi-layer liners (e.g., including metal and graphene layers), and liners that line the sidewalls of a via while leaving a bottom of the via open for direct contact with a lower conductive structure.

2. 发明申请

WO2018052564A1 CONTACT FOR SEMICONDUCTOR DEVICE 审中-公开
标题翻译： SEMICONDUCTOR DEVICE的接点
公开(公告)号：WO2018052564A1
公开(公告)日：2018-03-22
申请号：PCT/US2017/045567
申请日：2017-08-04
申请人： QUALCOMM INCORPORATED
发明人： LIU, Yanxiang , YANG, Haining , SUH, Youseok , CHOI, Jihong , BAO, Junjing
IPC分类号： H01L21/768 , H01L23/485
CPC分类号： H01L23/535 , H01L21/76805 , H01L21/76831 , H01L21/76843 , H01L21/76895 , H01L21/76897 , H01L23/485 , H01L23/53209 , H01L23/53223 , H01L23/53238 , H01L23/53266
摘要： A semiconductor device may include a source/drain contact trench adjacent to a gate. The source/drain contact trench may include a first portion and a second portion on the first portion. The semiconductor device also may include an insulating contact spacer liner within the source/drain contact trench. The insulating contact spacer liner contacts the first portion but not the second portion of the source/drain contact trench. The semiconductor device may further include a conductive material within the insulating contact spacer liner and the second portion of the source/drain contact trench. The conductive material may land in a source/drain region of the semiconductor device.
摘要翻译：半导体器件可以包括与栅极相邻的源极/漏极接触沟槽。源极/漏极接触沟槽可以包括第一部分上的第一部分和第二部分。半导体器件还可以包括在源极/漏极接触沟槽内的绝缘接触隔离体衬垫。绝缘接触隔离物衬里接触源极/漏极接触沟槽的第一部分而不接触第二部分。半导体器件还可以包括绝缘接触隔离物衬里内的导电材料以及源极/漏极接触沟槽的第二部分。导电材料可以落在半导体器件的源极/漏极区域中。

3. 发明申请

WO2017142806A1 MULTI-TIER MEMORY DEVICE WITH THROUGH-STACK PERIPHERAL CONTACT VIA STRUCTURES AND METHOD OF MAKING THEREOF 审中-公开
标题翻译：多层存储设备及其制造方法及其制造方法
公开(公告)号：WO2017142806A1
公开(公告)日：2017-08-24
申请号：PCT/US2017/017403
申请日：2017-02-10
申请人： SANDISK TECHNOLOGIES LLC
发明人： YU, Jixin , LU, Zhenyu , OGAWA, Hiroyuki , MAO, Daxin , YAMAGUCHI, Kensuke , LEE, Sung Tae , LEE, Yao-sheng , ALSMEIER, Johann
IPC分类号： H01L27/11575 , H01L27/11573 , H01L27/11582 , H01L27/11548 , H01L27/11556
CPC分类号： H01L21/76805 , G11C16/0483 , G11C16/08 , G11C16/24 , G11C16/26 , H01L21/76877 , H01L23/5226 , H01L23/5283 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
摘要： Contacts to peripheral devices extending through multiple tier structures of a three-dimensional memory device can be formed with minimal additional processing steps. First peripheral via cavities through a first tier structure can be formed concurrently with formation of first memory openings. Sacrificial via fill structures can be formed in the first peripheral via cavities concurrently with formation of sacrificial memory opening fill structures that are formed in the first memory openings. Second peripheral via cavities through a second tier structure can be formed concurrently with formation of word line contact via cavities that extend to top surfaces of electrically conductive layers in the first and second tier structures. After removal of the sacrificial via fill structures, the first and second peripheral via cavities can be filled with a conductive material to form peripheral contact via structures concurrently with formation of word line contact via structures.
摘要翻译：延伸通过三维存储器装置的多层结构的外围设备的触点可以用最小的附加处理步骤来形成。通过第一层结构的第一外围通孔腔可与形成第一存储器开口同时形成。牺牲通孔填充结构可以在第一外围通孔腔中形成，同时形成在第一存储器开口中形成的牺牲存储器开口填充结构。穿过第二层结构的第二外围通孔腔可与形成延伸到第一和第二层结构中的导电层的顶表面的字线接触通孔腔同时形成。在去除牺牲通孔填充结构之后，可以用导电材料填充第一和第二外围通孔腔体，以与形成字线接触通孔结构同时形成外围接触通孔结构。

4. 发明申请

WO2014175687A1 반도체 소자용 배선 및 그 배선의 형성 방법 审中-公开
标题翻译：用于半导体器件的布线及其形成方法
公开(公告)号：WO2014175687A1
公开(公告)日：2014-10-30
申请号：PCT/KR2014/003619
申请日：2014-04-24
申请人： 전자부품연구원
发明人： 김준철 , 김동수 , 박세훈 , 육종민
IPC分类号： H01L21/28
CPC分类号： H01L23/5226 , H01L21/76805 , H01L21/76843 , H01L21/76898 , H01L23/481 , H01L23/5222 , H01L23/5225 , H01L23/5227 , H01L23/5228 , H01L23/528 , H01L23/5329 , H01L28/10 , H01L2924/0002 , H01L2924/00
摘要： 본 발명에 따른 반도체 소자용 배선을 형성하는 방법은 실리콘 기판의 제1면을 선택적으로 식각하여 소정의 패턴을 형성하는 단계, 상기 소정의 패턴이 형성된 부분을 포함하는 상기 제1면의 선택된 영역을 금속층으로 코팅하는 단계, 식각된 부분을 채우고 상기 코팅된 금속층을 덮도록, 상기 제1면에 유기물을 형성하는 단계, 상기 유기물에 비아 홀을 형성하고, 상기 비아 홀을 통해서 금속 배선으로 상기 코팅된 금속층과 연결하는 단계, 그리고 식각된 부분에 형성된 금속층의 일부가 제거되도록 상기 제1면과 대응되는 제2면을 갈아내는 단계를 포함한다.
摘要翻译：根据本发明的用于形成用于半导体器件的布线的方法包括：选择性地蚀刻硅衬底的第一表面以形成预定图案; 涂覆有金属层，所述第一表面的选定区域包含形成所述预定图案的部分; 在第一表面上形成有机材料以填充蚀刻部分并覆盖涂覆的金属层; 在有机材料中形成通孔，并通过通孔将金属布线连接到涂覆的金属层; 并研磨对应于第一表面的第二表面以去除在蚀刻部分中形成的金属层的一部分。

5. 发明申请

WO2013106502A1 BACK-END ELECTRICALLY PROGRAMMABLE FUSE 审中-公开
标题翻译：后端电可编程保险丝
公开(公告)号：WO2013106502A1
公开(公告)日：2013-07-18
申请号：PCT/US2013/020930
申请日：2013-01-10
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： BAO, Junjing , BONILLA, Griselda , CHANDA, Kaushik , CHOI, Samuel, S. , FILIPPI, Ronald, G. , GRUNOW, Stephan , LUSTIG, Naftali, E. , MOY, Dan , SIMON, Andrew, H.
IPC分类号： H01L21/82 , H01L23/62
CPC分类号： H01L23/5256 , H01H2085/0275 , H01L21/76805 , H01L21/76807 , H01L21/76811 , H01L21/76816 , H01L23/5226 , H01L2924/0002 , H01L2924/00
摘要： A BEOL e-fuse is disclosed which reliably blows in the via and can be formed even in the tightest pitch BEOL layers. The BEOL e-fuse can be formed utilizing a line first dual damascene process to create a sub-lithographic via to be the programmable link of the e-fuse. The sub-lithographic via can be patterned using standard lithography and the cross section of the via can be tuned to match the target programming current.
摘要翻译：公开了一种BEOL电子熔断器，其可靠地吹入通孔并且甚至可以在最窄的节距BEOL层中形成。可以使用线路第一双镶嵌工艺形成BEOL电子保险丝，以创建一个亚光刻通孔作为电子熔丝的可编程链路。亚光刻通孔可以使用标准光刻图案化，并且通孔的横截面可以被调谐以匹配目标编程电流。

6. 发明申请

WO2012045509A1 3D VIA CAPACITOR WITH A FLOATING CONDUCTIVE PLATE FOR IMPROVED RELIABILITY 审中-公开
标题翻译：具有改进可靠性的浮动导电板的3D VIA电容器
公开(公告)号：WO2012045509A1
公开(公告)日：2012-04-12
申请号：PCT/EP2011/064079
申请日：2011-08-16
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , CHEN, Fen , YANG, Chih-Chao , LI, Baozhen
发明人： CHEN, Fen , YANG, Chih-Chao , LI, Baozhen
IPC分类号： H01L21/02 , H01L23/522 , H01L21/768
CPC分类号： H01L23/5223 , H01L21/76805 , H01L25/0657 , H01L28/91 , H01L2225/06513 , H01L2225/06544 , H01L2225/06565 , H01L2924/0002 , H01L2924/00
摘要： The present invention provides a 3D via capacitor and a method for forming the same. The capacitor includes an insulating layer (110) on a substrate. The insulating layer has a via having sidewalls and a bottom. A first electrode (118a, b) overlies the sidewalls and at least a portion of the bottom of the via. A first high-k dielectric material layer (120) overlies the first electrode. A first conductive plate (122) is over the first high-k dielectric material layer. A second high-k dielectric material layer (126) overlies the first conductive plate and leaves a remaining portion of the via unfilled. A second electrode (128) is formed in the remaining portion of the via. The first conductive plate is substantially parallel to the first electrode and is not in contact with the first and second electrodes. An array of such 3D via capacitors is also provided.
摘要翻译：本发明提供一种3D通孔电容器及其形成方法。电容器包括在衬底上的绝缘层（110）。绝缘层具有通孔，其具有侧壁和底部。第一电极（118a，b）覆盖通孔的侧壁和底部的至少一部分。第一高k电介质材料层（120）覆盖在第一电极上。第一导电板（122）在第一高k电介质材料层之上。第二高k介电材料层（126）覆盖在第一导电板上并留下未填充的通孔的剩余部分。在通孔的剩余部分中形成第二电极（128）。第一导电板基本上平行于第一电极并且不与第一和第二电极接触。还提供了这种3D通孔电容器的阵列。

7. 发明申请

WO2011139417A2 STRUCTURE AND METHOD FOR MANUFACTURING INTERCONNECT STRUCTURES HAVING SELF-ALIGNED DIELECTRIC CAPS 审中-公开
标题翻译：具有自对准电介质CAPS的互连结构的结构和方法
公开(公告)号：WO2011139417A2
公开(公告)日：2011-11-10
申请号：PCT/US2011/029127
申请日：2011-03-21
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , HORAK, David, V. , NOGAMI, Takeshi , PONOTH, Shom , YANG, Chih-Chao
发明人： HORAK, David, V. , NOGAMI, Takeshi , PONOTH, Shom , YANG, Chih-Chao
IPC分类号： H01L23/48
CPC分类号： H01L23/53238 , H01L21/76805 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要： Interconnect structures having self-aligned dielectric caps are provided. At least one metallization level is formed on a substrate. A dielectric cap is selectively deposited on the metallization level.
摘要翻译：提供具有自对准电介质盖的互连结构。在基板上形成至少一个金属化层。电介质盖被选择性地沉积在金属化层上。

8. 发明申请

WO2010035377A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2010035377A1
公开(公告)日：2010-04-01
申请号：PCT/JP2009/003246
申请日：2009-07-10
申请人：パナソニック株式会社 , 虎澤直樹 , 樋野村徹
发明人：虎澤直樹 , 樋野村徹
IPC分类号： H01L25/065 , H01L21/3205 , H01L23/52 , H01L25/07 , H01L25/18
CPC分类号： H01L21/76898 , H01L21/76805 , H01L25/0657 , H01L25/50 , H01L2224/05009 , H01L2224/0557 , H01L2224/05571 , H01L2224/05624 , H01L2224/05647 , H01L2224/13025 , H01L2224/16 , H01L2225/06513 , H01L2225/06541 , H01L2924/00014 , H01L2924/013
摘要：　第１の半導体チップ（１００）の上に第２の半導体チップ（２００）が設けられている。第１の半導体チップ（１００）の表面部に電極パッド（１０４）が形成されている。第２の半導体チップ（２００）中に貫通ビア（１１４）が形成されている。電極パッド（１０４）には掘り込み部（１１１）が形成されており、当該掘り込み部（１１１）内に貫通ビア（１１４）の底部が埋め込まれている。
摘要翻译：第二半导体芯片（200）设置在第一半导体芯片（100）上。电极焊盘（104）形成在第一半导体芯片（100）的表面部分中。在第二半导体芯片（200）中形成通孔（114）。电极焊盘（104）设置有中空部分（111），并且通孔（114）的底部嵌入中空部分（111）中。

9. 发明申请

WO2009093602A1 表示装置审中-公开
标题翻译：显示设备
公开(公告)号：WO2009093602A1
公开(公告)日：2009-07-30
申请号：PCT/JP2009/050856
申请日：2009-01-21
申请人： NEC液晶テクノロジー株式会社 , 鈴木聖二
发明人：鈴木聖二
IPC分类号： H01L21/768 , G02F1/1343 , G02F1/1368 , G09F9/30 , H01L21/28 , H01L21/336 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/786
CPC分类号： G02F1/13458 , H01L21/288 , H01L21/76804 , H01L21/76805 , H01L21/76877 , H01L27/124 , H01L29/41733 , H01L29/458
摘要：　本発明は、薄膜トランジスタ基板に配置されたゲート端子孔、デ-タ端子孔および画素接続孔等に代表されるコンタクトホールの、低接続抵抗化および高信頼性を実現する構造を提供する。絶縁基板の上に配置された下層金属膜（例えば第１の金属膜２）と、当該下層金属膜の上に配置された開口部を有する絶縁膜（例えば第１の絶縁膜６及び第２の絶縁膜１４）と、少なくとも前記開口部で露出した前記下層金属膜と前記開口部の絶縁膜エッジ部とを延在して被覆するように配置された、導電性を有する液体材料を固化した層間接続層２２と、当該層間接続層の上に前記層間接続層の被覆境界領域を越えて前記絶縁膜と接するように配置された上層金属膜（例えば端子保護パターン２１）と、を含むコンタクトホールを有する。前記開口部で露出した前記下層金属膜の膜厚が、前記開口部で露出していない部分の前記下層金属膜の膜厚よりも薄い（図６）。
摘要翻译：提供了一种结构，其中布置在薄膜晶体管基板上的接触孔通常为栅极端子孔，数据端子孔，像素连接孔等，具有低连接电阻和高可靠性。该结构设置有布置在绝缘基板上的下层金属膜（例如，第一金属膜（2））; 绝缘膜（例如，第一绝缘膜（6）和第二绝缘膜（14）），其布置在下层金属膜上并具有开口部分; 层间连接层（22），其布置成至少延伸并覆盖从开口部暴露的下部金属膜和开口部的绝缘膜边缘部，并且通过使导电性液体材料凝固而形成; 以及布置在层间连接层上的上层金属膜（例如，端子保护图案（21）），以在层间连接层的覆盖边界区域上与绝缘膜接触。从开口部露出的下层金属膜的厚度小于未从开口部露出的部分的下层金属膜的厚度。

10. 发明申请

WO2008085257A1 PROCESS INTEGRATION SCHEME TO LOWER OVERALL DIELECTRIC CONSTANT IN BEOL INTERCONNECT STRUCTURES 审中-公开
标题翻译：过程集成方案降低BEOL互连结构中的总体电介质常数
公开(公告)号：WO2008085257A1
公开(公告)日：2008-07-17
申请号：PCT/US2007/025461
申请日：2007-12-12
申请人： LAM RESEARCH CORPORATION , BRIGHT, Nicolas , HEMKER, David , REDEKER, Fritz , DORDI, Yezdi
发明人： BRIGHT, Nicolas , HEMKER, David , REDEKER, Fritz , DORDI, Yezdi
IPC分类号： H01L21/4763 , H01L23/48
CPC分类号： H01L21/76822 , H01L21/76805 , H01L21/76807 , H01L21/76816 , H01L21/76843 , H01L21/76846 , H01L21/76849 , H01L2924/0002 , H01L2924/00
摘要： Back-End of Line (BEoL) interconnect structures, and methods for their manufacture, are provided. The structures are characterized by narrower conductive lines and reduced overall dielectric constant values. Conformal diffusion barrier layers, and selectively formed capping layers, are used to isolate the conductive lines and vias from surrounding dielectric layers in the interconnect structures. The methods of the invention employ techniques to narrow the openings in photoresist masks in order to define narrower vias. More narrow vias increase the amount of misalignment that can be tolerated between the vias and the conductive lines.
摘要翻译：提供了后端（BEoL）互连结构及其制造方法。这些结构的特征在于导线越窄，总介电常数值越小。保形扩散阻挡层和选择性形成的覆盖层用于将导线和通孔与互连结构中的周围电介质层隔离。本发明的方法采用技术来缩小光致抗蚀剂掩模中的开口，以便限定更窄的通孔。更窄的通孔增加了通孔和导电线之间可以容许的不对准量。

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