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1. 发明申请

WO2017052767A1 PACKAGED INTEGRATED CIRCUIT DEVICE WITH CANTILEVER STRUCTURE 审中-公开
标题翻译：具有CANTILEVER结构的包装集成电路设备
公开(公告)号：WO2017052767A1
公开(公告)日：2017-03-30
申请号：PCT/US2016/044520
申请日：2016-07-28
申请人： INTEL CORPORATION
发明人： MEYERS, John G. , KHALAF, Bilal , GOGINENI, Sireesha , LONG, Brian J.
IPC分类号： H01L25/065 , H01L23/498 , H01L23/00
CPC分类号： H01L23/585 , H01L21/52 , H01L22/32 , H01L22/34 , H01L23/13 , H01L23/3121 , H01L23/49816 , H01L24/16 , H01L24/32 , H01L24/48 , H01L24/73 , H01L25/0657 , H01L25/16 , H01L25/50 , H01L2223/6677 , H01L2224/16227 , H01L2224/16235 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48145 , H01L2224/48147 , H01L2224/48227 , H01L2224/73265 , H01L2225/06506 , H01L2225/0651 , H01L2225/06555 , H01L2225/06562 , H01L2225/06572 , H01L2225/06593 , H01L2225/06596 , H01L2924/00014 , H01L2924/1433 , H01L2924/1436 , H01L2924/15162 , H01L2924/15192 , H01L2924/1531 , H01L2924/15311 , H01L2924/15331 , H01L2924/15333 , H01L2924/1815 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/19105 , H01L2924/19106 , H01L2924/00012 , H01L2924/00 , H01L2224/45099
摘要： Techniques and mechanisms to facilitate connection with one or more integrated circuit (IC) dies of a packaged device. In an embodiment, the packaged device includes a first substrate coupled to a first side of a package, and a second substrate coupled to a second side of the package opposite the first side. Circuitry, coupled via the first substrate to one or more IC dies disposed in the package, includes a circuit structure disposed at a cantilever portion of the first substrate. The cantilever portion extends past one or both of an edge of the first side and an edge of the second side. In another embodiment, a hardware interface disposed on the second substrate enables coupling of the packaged device to another device.
摘要翻译：便于与封装器件的一个或多个集成电路（IC）管芯连接的技术和机制。在一个实施例中，封装器件包括耦合到封装的第一侧的第一衬底和耦合到封装件与第一侧相对的第二侧的第二衬底。通过第一基板耦合到设置在封装中的一个或多个IC芯片的电路包括设置在第一基板的悬臂部分处的电路结构。悬臂部分延伸穿过第一侧的边缘和第二侧的边缘中的一个或两个。在另一个实施例中，设置在第二基板上的硬件接口使得能够将封装的装置耦合到另一装置。

2. 发明申请

WO2017019244A1 CONDUCTIVE SEAL RING FOR POWER DISTRIBUTION 审中-公开
标题翻译：用于动力分配的导电密封圈
公开(公告)号：WO2017019244A1
公开(公告)日：2017-02-02
申请号：PCT/US2016/040160
申请日：2016-06-29
申请人： QUALCOMM INCORPORATED
发明人： BRINDLE, Christopher N. , ARRIAGADA, Anton
IPC分类号： H01L23/58 , H01L23/522
CPC分类号： H01L23/585 , H01L23/5225 , H01L23/5286 , H01L23/562 , H01L23/60 , H01L23/66
摘要： A multi-block semiconductor device includes a first block and a second block operating in different power regimes from each other. A seal ring is around a periphery of the die, hermetically sealing the first and second blocks. The die has a substrate and an insulating layer, the seal ring being on the insulating layer. The seal ring serves as a power bus for the first block but not the second block. The seal ring and first block are electrically coupled to a first ground node, the first ground node being electrically isolated at a die-level from other ground nodes in the multi-block semiconductor device. In some embodiments, the second block is located in a central area of the die, and a plurality of metal lines electrically connect the seal ring to the first block, the metal lines being evenly spaced around a majority of the periphery of the semiconductor die.
摘要翻译：多块半导体器件包括彼此以不同功率方式工作的第一块和第二块。密封环围绕模具的周边，密封第一和第二块。模具具有基板和绝缘层，密封环位于绝缘层上。密封圈用作第一块的电源总线，但不是第二个块。密封环和第一块电耦合到第一接地节点，第一接地节点与多块半导体器件中的其它接地节点在晶片级电隔离。在一些实施例中，第二块位于模具的中心区域中，并且多个金属线将密封环电连接到第一块，金属线围绕半导体管芯的大部分周边均匀间隔开。

3. 发明申请

WO2014132311A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014132311A1
公开(公告)日：2014-09-04
申请号：PCT/JP2013/007040
申请日：2013-11-29
申请人：パナソニック株式会社
发明人：中村　重紀 , 高橋　幸二
IPC分类号： H01L21/822 , H01L21/76 , H01L27/04
CPC分类号： H01L23/66 , H01L21/76 , H01L23/5225 , H01L23/5228 , H01L23/53271 , H01L23/585 , H01L29/0649 , H01L2223/6605 , H01L2924/0002 , H01L2924/00
摘要：　周波数によらず、半導体基板を介した半導体素子、又は、半導体回路への不要な信号の伝搬を抑制し、寄生容量結合による半導体装置の信号品質の劣化を抑えることができる半導体装置。半導体装置は、半導体基板（１００）と、半導体基板（１００）の表面部に形成され、信号を発する半導体素子（１０５）と、半導体素子（１０５）と接続された信号線（１０３）と、信号線（１０３）直下に、半導体基板（１００）上に位置するように形成されたポリシリコン層（１０２）と、を備える。
摘要翻译：一种半导体器件，其能够无论频率如何，通过半导体衬底抑制对半导体元件或半导体电路的不必要的信号的传播，并且抑制由寄生电容耦合引起的半导体器件的信号质量的劣化。半导体器件设置有半导体衬底（100），形成在半导体衬底（100）的表面部分并发射信号的半导体元件（105），与半导体衬底连接的信号线（103）元件（105）和形成为位于信号线（103）正下方的半导体衬底（100）上的多晶硅层（102）。

4. 发明申请

WO2014054451A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014054451A1
公开(公告)日：2014-04-10
申请号：PCT/JP2013/075645
申请日：2013-09-24
申请人：ピーエスフォールクスコエスエイアールエル , 桜田伸一
发明人：桜田　伸一
IPC分类号： H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , H01L21/268 , H01L21/561 , H01L21/563 , H01L21/78 , H01L21/784 , H01L23/3135 , H01L23/481 , H01L23/49838 , H01L23/564 , H01L23/585 , H01L24/05 , H01L24/11 , H01L24/13 , H01L24/14 , H01L24/16 , H01L24/17 , H01L24/32 , H01L24/73 , H01L24/97 , H01L25/18 , H01L2224/0401 , H01L2224/0557 , H01L2224/11002 , H01L2224/11009 , H01L2224/13009 , H01L2224/13025 , H01L2224/14181 , H01L2224/16145 , H01L2224/16146 , H01L2224/16225 , H01L2224/26175 , H01L2224/32145 , H01L2224/32225 , H01L2224/73204 , H01L2224/92125 , H01L2224/94 , H01L2224/97 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2924/15311 , H01L2924/181 , H01L2924/18161 , H01L2224/11 , H01L2924/00012 , H01L2224/81 , H01L2224/05552 , H01L2924/00
摘要：　一方の面に所望の回路が形成された半導体チップとなる複数の半導体チップ領域、並びに複数の半導体チップ領域間に設けられた切断領域を有する半導体ウエハを準備し、半導体チップ領域内であり、該半導体チップ領域の外周に沿って、少なくとも内部から回路が形成されない他方の面まで到達する改質層を形成する。その後、半導体ウエハを切断領域で切断することで複数の半導体チップ毎に分離する。
摘要翻译：在本发明中，准备半导体晶片，所述半导体晶片具有多个半导体芯片区域，每个半导体芯片区域是具有在一个表面上形成的所需电路的半导体芯片，以及设置在半导体芯片之间的切割区域区域。在每个半导体芯片区域中沿着每个半导体芯片区域的外周形成改性层，所述改性层至少从半导体晶片的内部到达不形成电路的另一个表面。然后，通过在切割区域切割半导体晶片，半导体晶片被分成多个半导体芯片。

5. 发明申请

WO2011162005A1 プリント回路板审中-公开
标题翻译：印刷电路板
公开(公告)号：WO2011162005A1
公开(公告)日：2011-12-29
申请号：PCT/JP2011/058383
申请日：2011-04-01
申请人：ボッシュ株式会社 , セバスティアンゲオルグ , 伊藤智之
发明人：セバスティアン　ゲオルグ , 伊藤　智之
IPC分类号： H05K1/02 , H01L23/12 , H05K3/34
CPC分类号： H01L23/585 , H01L23/49838 , H01L23/50 , H01L2924/0002 , H01L2924/00
摘要：　回路部品をノイズやサージから効果的に保護することが可能なプリント回路板を提供することを目的とする。　第１の配線パターン（１０４ａ；Ｌ１）及び第２の配線パターン（ＰＧ１；ＰＧ２；Ｌ２）を備え、前記第１の配線パターンが電気的に互いに絶縁された第１の部分（ＰＡ１；ＰＡ２；ＰＡ３）と第２の部分（ＰＢ１；ＰＢ２；ＰＢ３）とに分割されたプリント配線板（１０１）と；第１の電極（１ａ；２ａ；６ａ）及び第２の電極（１ｂ；２ｂ；６ｂ）を有する回路素子（Ｃ１；Ｃ２；Ｒ６）であって、前記第１の電極が、前記第１の配線パターンの前記第１の部分と前記第２の部分とを電気的に接続するように配置されるとともに、前記第２の電極が、前記第２の配線パターンに接続される前記回路素子と；を備えるプリント回路板。
摘要翻译：公开了能够有效地保护电路元件免受噪声和浪涌的印刷电路板。印刷电路板包括：印刷电路板（101），包括第一布线图形（104a; L1）和第二布线图案（PG1; PG2; L2），其中第一布线图案被分离成相互电绝缘的第一部分 ; PA2; PA3）和第二部分（PB1; PB2; PB3）; 以及具有第一电极（1a; 2a; 6a）和第二电极（1b; 2b; 6b）的电路元件（C1; C2; R6），其中第一电极被定位成将第一部分和第二部分第一布线图案和第二电极连接到第二布线图案。

6. 发明申请

WO2011093961A3 METHOD AND APPARATUS FOR INTERCONNECT LAYOUT IN AN INTEGRATED CIRCUIT 审中-公开
标题翻译：集成电路中互连布局的方法和装置
公开(公告)号：WO2011093961A3
公开(公告)日：2011-11-17
申请号：PCT/US2010061473
申请日：2010-12-21
申请人： XILINX INC
发明人： HART MICHAEL J
IPC分类号： G06F17/50 , H01L23/556
CPC分类号： G06F17/5068 , H01L23/556 , H01L23/585 , H01L24/05 , H01L24/13 , H01L2224/0401 , H01L2224/131 , H01L2924/0001 , H01L2924/01327 , H01L2924/14 , H01L2924/00 , H01L2924/014 , H01L2224/13099
摘要： An embodiment relates to a method (for example, a computer- implemented method) of designing an integrated circuit (IC). In this embodiment, layout data (400) describing conductive layers (404-1, 404-2, 404- 3, 404-4, 404-5) of the integrated circuit on a substrate (402) is generated according to design specification data for the integrated circuit. The conductive layers include a topmost layer of bond pads (406). Metal structures (408) in the layout data are modified to maximize metal density in a superimposed plane of the conductive layers (404-1, 404-2, 404-3, 404-4, 404-5) within a threshold volume under each of the bond pads (406). A description of the layout data (400) is generated on one or more masks for manufacturing the integrated circuit. By maximizing metal density in the superimposed plane, vertical channels through the dielectric material (412) in the interconnect are reduced or eliminated. Thus, alpha particles cannot readily penetrate the interconnect and reach the underlying substrate (402), reducing soft errors, such as single event upsets in memory cells.
摘要翻译：实施例涉及设计集成电路（IC）的方法（例如，计算机实现的方法）。在本实施例中，根据设计规范数据生成描述基板（402）上的集成电路的导电层（404-1,404-2,404-3,404-4,404-5）的布局数据（400）用于集成电路。导电层包括最上层的接合焊盘（406）。修改布局数据中的金属结构（408）以在每个阈值体积内的导电层（404-1,404-2,404-3,404-4,404-5）的叠加平面内最大化金属密度的焊盘（406）。在用于制造集成电路的一个或多个掩模上生成布局数据（400）的描述。通过使叠加平面中的金属密度最大化，通过互连中的电介质材料（412）的垂直沟道被减少或消除。因此，α粒子不能容易地穿透互连并到达下面的衬底（402），减少软错误，例如存储器单元中的单个事件的不匹配。

7. 发明申请

WO2011126973A2 FORMING METAL FILLED DIE BACK-SIDE FILM FOR ELECTROMAGNETIC INTERFERENCE SHIELDING WITH CORELESS PACKAGES 审中-公开
标题翻译：用于电磁干扰屏蔽的金属填充金属背面膜与无缝包装
公开(公告)号：WO2011126973A2
公开(公告)日：2011-10-13
申请号：PCT/US2011/031079
申请日：2011-04-04
申请人： INTEL CORPORATION , NALLA, Ravi K. , DELANEY, Drew
发明人： NALLA, Ravi K. , DELANEY, Drew
IPC分类号： H01L23/48 , H01L21/60
CPC分类号： H01L23/585 , H01L21/568 , H01L21/6835 , H01L23/3128 , H01L23/552 , H01L24/19 , H01L24/20 , H01L2221/68345 , H01L2224/12105 , H01L2224/13021 , H01L2224/2101 , H01L2224/221 , H01L2924/01006 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01057 , H01L2924/14 , H01L2924/1815 , H05K1/185 , H05K3/4682 , H01L2924/00
摘要： Methods of forming a microelectronic packaging structure and associated structures formed thereby are described. Those methods may include forming a cavity in a carrier material, attaching a die in the cavity, wherein a backside of the die comprises a metal filled DBF, forming a dielectric material adjacent the die and on a bottom side of the carrier material, forming a coreless substrate by building up layers on the dielectric material, and removing the carrier material from the coreless substrate.
摘要翻译：描述了形成微电子封装结构的方法及由此形成的相关结构。这些方法可以包括在载体材料中形成空腔，将模具附接在空腔中，其中模具的背面包括填充金属的DBF，在模具附近形成介电材料并在载体材料的底侧上形成通过在电介质材料上建立层，以及从无芯基板去除载体材料，从而形成无芯基板。

8. 发明申请

WO2011093961A2 METHOD AND APPARATUS FOR INTERCONNECT LAYOUT IN AN INTEGRATED CIRCUIT 审中-公开
标题翻译：在集成电路中用于互连布局的方法和装置
公开(公告)号：WO2011093961A2
公开(公告)日：2011-08-04
申请号：PCT/US2010/061473
申请日：2010-12-21
申请人： XILINX, INC.
发明人： HART, Michael, J.
IPC分类号： G06F17/50
CPC分类号： G06F17/5068 , H01L23/556 , H01L23/585 , H01L24/05 , H01L24/13 , H01L2224/0401 , H01L2224/131 , H01L2924/0001 , H01L2924/01327 , H01L2924/14 , H01L2924/00 , H01L2924/014 , H01L2224/13099
摘要： An embodiment relates to a method (for example, a computer- implemented method) of designing an integrated circuit (IC). In this embodiment, layout data (400) describing conductive layers (404-1, 404-2, 404- 3, 404-4, 404-5) of the integrated circuit on a substrate (402) is generated according to design specification data for the integrated circuit. The conductive layers include a topmost layer of bond pads (406). Metal structures (408) in the layout data are modified to maximize metal density in a superimposed plane of the conductive layers (404-1, 404-2, 404-3, 404-4, 404-5) within a threshold volume under each of the bond pads (406). A description of the layout data (400) is generated on one or more masks for manufacturing the integrated circuit. By maximizing metal density in the superimposed plane, vertical channels through the dielectric material (412) in the interconnect are reduced or eliminated. Thus, alpha particles cannot readily penetrate the interconnect and reach the underlying substrate (402), reducing soft errors, such as single event upsets in memory cells.
摘要翻译：一个实施例涉及一种设计集成电路（IC）的方法（例如，计算机实现的方法）。在该实施例中，根据设计规范数据生成描述衬底（402）上集成电路的导电层（404-1,404-2,404-3,404-4,404-5）的布局数据（400）为集成电路。导电层包括最上面的键合焊盘（406）。修改布局数据中的金属结构（408）以使导电层（404-1,404-2,404-3,404-4,404-5）的叠加平面内的金属密度在各自下的阈值体积内最大化的焊盘（406）。在用于制造集成电路的一个或多个掩模上生成布局数据（400）的描述。通过最大化叠加平面中的金属密度，减少或消除了穿过互连中的介电材料（412）的垂直沟道。因此，α粒子不容易穿透互连并到达下面的衬底（402），减少了软错误，例如存储单元中的单个事件翻转。

9. 发明申请

WO2011086612A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2011086612A1
公开(公告)日：2011-07-21
申请号：PCT/JP2010/004909
申请日：2010-08-04
申请人：パナソニック株式会社 , 上村晋一朗 , 平岡幸生 , 甲斐隆行
发明人：上村晋一朗 , 平岡幸生 , 甲斐隆行
IPC分类号： H01L21/822 , H01L21/3205 , H01L21/76 , H01L23/52 , H01L27/04
CPC分类号： H01L21/762 , H01L21/823481 , H01L21/823878 , H01L23/481 , H01L23/552 , H01L23/585 , H01L23/66 , H01L24/05 , H01L24/48 , H01L24/73 , H01L2224/04042 , H01L2224/48091 , H01L2924/00014 , H01L2924/12036 , H01L2924/3011 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：　半導体基板（４）の表面部にデジタル回路部（６）とアナログ回路部（７）とが形成されている。デジタル回路部（６）とアナログ回路部（７）との間の領域に、ビア（２０）が形成されている。ビア（２０）は、半導体基板（４）の表面から裏面にかけて貫通しており、かつ、表面が金属（１）で覆われた誘電体（２）によって構成されており、金属（１）は接地されている。ビア（２０）によって、アナログ回路部（６）とデジタル回路部（７）との間の信号干渉が抑えられる。
摘要翻译：数字电路部分（6）和模拟电路部分（7）形成在半导体衬底（4）的表面区域上。在数字电路部分（6）和模拟电路部分（7）之间的区域中形成通孔（20）。通孔（20）从半导体基板（4）的前表面到后表面穿透，并且包括介电体（2），其表面被连接到地面的金属（1）覆盖。数字电路部分（6）和模拟电路部分（7）之间的信号干扰被通孔（20）抑制。

10. 发明申请

WO2009104068A1 IGBT AND METHOD OF PRODUCING THE SAME 审中-公开
标题翻译： IGBT及其制造方法
公开(公告)号：WO2009104068A1
公开(公告)日：2009-08-27
申请号：PCT/IB2009/000278
申请日：2009-02-17
申请人： TOYOTA JIDOSHA KABUSHIKI KAISHA , SENOO, Masaru
发明人： SENOO, Masaru
IPC分类号： H01L29/739 , H01L29/06 , H01L21/331
CPC分类号： H01L29/7395 , H01L21/6836 , H01L23/585 , H01L29/0615 , H01L29/0619 , H01L29/0696 , H01L29/66333 , H01L2221/6834 , H01L2924/0002 , H01L2924/13055 , H01L2924/00
摘要： A collector region 44 is not formed in at least a portion of an ineffective region 32 where an insulating film 64 is formed on a front face of an IGBT 2. In this portion in which the collector region 44 is not formed, a collector electrode 42 and a buffer layer 45 contact each other. Since the buffer layer 45 and the collector region 44 differ from each other in conductivity type, no electric charge is introduced from the collector electrode 42 into the buffer layer 45. Thus, introduction of electric charges into a drift region 46 at a portion in the ineffective region 32 is suppressed, which alleviates electric field concentration in a semiconductor substrate 4. Further, in the IGBT 2, the semiconductor substrate 4 and the collector electrode 42 contact each other and heat transfer to the collector electrode 42 is not hindered even in the range where the collector region 44 is not formed. Thus, concentration of heat generation in the semiconductor substrate 4 is alleviated.
摘要翻译：在IGBT2的正面上形成有绝缘膜64的无效区域32的至少一部分中不形成集电极区域44.在不形成集电极区域44的部分中，集电极42 并且缓冲层45彼此接触。由于缓冲层45和集电极区域44的导电类型彼此不同，所以不会从集电极42向缓冲层45引入电荷。因此，电荷进入到漂移区域46中的部分无效区域32被抑制，这减轻了半导体衬底4中的电场集中。此外，在IGBT2中，半导体衬底4和集电极42彼此接触，并且即使在不形成集电极区域44的范围。因此，减轻了半导体衬底4中的发热浓度。

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