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1. 发明申请

WO2018052697A1 ARCHITECTURE TO IMPROVE WRITE-ABILITY IN SRAM 审中-公开
标题翻译：改善SRAM写入能力的架构
公开(公告)号：WO2018052697A1
公开(公告)日：2018-03-22
申请号：PCT/US2017/048920
申请日：2017-08-28
申请人： QUALCOMM INCORPORATED
发明人： RAJ, Pradeep , GUPTA, Sharad Kumar , SAHU, Rahul , HOLLA VAKWADI, Lakshmikantha
IPC分类号： G11C11/419 , G11C5/02 , G11C5/14
CPC分类号： G11C11/419 , G11C5/025 , G11C5/14
摘要： A memory and apparatus are disclosed. The memory includes a memory core having a plurality of memory cells. The memory also includes a first write assist circuit configured to assist writing to a first group of the plurality of memory cells of the memory core. Additionally, the memory includes a second write assist circuit configured to assist writing to a second group of the plurality of memory cells of the memory core. The apparatus includes at least one processor. The apparatus also includes a memory array. The memory array includes a memory core having a plurality of memory cells. The memory also includes a first write assist circuit configured to assist writing to a first group of the plurality of memory cells of the memory core and a second write assist circuit configured to assist writing to a second group of the plurality of memory cells of the memory core.
摘要翻译：公开了一种存储器和设备。存储器包括具有多个存储器单元的存储器核心。存储器还包括第一写入辅助电路，其被配置为辅助写入存储器核心的多个存储器单元的第一组。另外，存储器包括第二写入辅助电路，其被配置为辅助写入存储器核心的多个存储器单元的第二组。该设备包括至少一个处理器。该装置还包括存储器阵列。存储器阵列包括具有多个存储器单元的存储器核心。存储器还包括第一写入辅助电路和第二写入辅助电路，第一写入辅助电路被配置为辅助写入存储器核心的多个存储器单元的第一组，第二写入辅助电路被配置为辅助写入存储器的多个存储器单元的第二组芯

2. 发明申请

WO2017192759A1 MEMORY COMPONENT WITH EFFICIENT WRITE OPERATIONS 审中-公开
标题翻译：有效写操作的存储器组件
公开(公告)号：WO2017192759A1
公开(公告)日：2017-11-09
申请号：PCT/US2017/030902
申请日：2017-05-03
申请人： RAMBUS INC.
发明人： WARE, Frederick, A. , LINSTADT, John, Eric , HAUKNESS, Brent, Steven , WRIGHT, Kenneth, L. , VOGELSANG, Thomas
IPC分类号： G06F12/00 , G11C7/10 , G11C11/401 , G11C11/4096
CPC分类号： G11C11/403 , G06F12/06 , G11C5/025 , G11C7/1018 , G11C7/1045 , G11C7/1096 , G11C7/18 , G11C8/08 , G11C11/40618 , G11C11/408 , G11C11/4085 , G11C11/409 , G11C11/4091 , G11C11/4096 , G11C11/4097
摘要： A memory component includes a first memory bank. The first memory bank has a plurality of sub-arrays having sub-rows of memory elements. The memory component includes a write driver, coupled to the first memory bank, to perform a write operation of an entire sub-row of a sub-array. To perform the write operation, the write driver is to load a burst of write data to the memory bank. The memory bank may then activate a plurality of sense amplifiers associated with a plurality of memory elements of the entire sub-row to load the burst of write data to the plurality of sense amplifiers.
摘要翻译：存储器组件包括第一存储体。第一存储体具有多个具有存储元件子行的子阵列。存储器组件包括耦合到第一存储体的写入驱动器，用于执行子阵列的整个子行的写入操作。要执行写入操作，写入驱动程序需要将一连串写入数据加载到内存条。存储体然后可以激活与整个子行的多个存储元件相关联的多个读出放大器，以将写入数据的突发加载到多个读出放大器。

3. 发明申请

WO2016153615A1 METHOD AND APPARATUS FOR PERFORMING DATA OPERATIONS WITHIN A MEMORY DEVICE 审中-公开
标题翻译：用于在存储器件中执行数据操作的方法和装置
公开(公告)号：WO2016153615A1
公开(公告)日：2016-09-29
申请号：PCT/US2016/017226
申请日：2016-02-10
申请人： INTEL CORPORATION
发明人： TOMISHIMA, Shigeki , LU, Shih-Lien
IPC分类号： G11C7/06 , G11C8/08 , G11C8/12
CPC分类号： G11C11/4091 , G11C5/025 , G11C7/08 , G11C7/1006 , G11C7/1045 , G11C7/20 , G11C7/22 , G11C11/4072 , G11C11/4076 , G11C11/4093 , G11C11/4096 , G11C2207/005 , G11C2207/105 , G11C2207/107
摘要： Described is an apparatus which comprises: a source array of memory cells with associated source sense amplifiers; a destination array of memory cells with associated destination sense amplifiers; and logic to activate a source word-line (WL) to select a row of memory cells within the source array such that data in the selected row of memory cells is latched by the associated source sense amplifiers, wherein the logic to activate a destination WL to select a row of memory cells within the destination array such that data in the selected row of memory cells is latched by the associated destination sense amplifiers, and wherein the source and destination arrays of memory cells are within a same bank of a memory.
摘要翻译：描述了一种装置，其包括：具有相关联的源感测放大器的存储器单元的源阵列; 具有相关联的目的地读出放大器的存储器单元的目的地阵列; 以及用于激活源字线（WL）以选择源阵列内的一行存储器单元的逻辑，使得所选择的存储器单元行中的数据被相关联的源读出放大器锁存，其中激活目标WL的逻辑以选择目的地阵列内的一行存储器单元，使得存储器单元的选定行中的数据被相关联的目标读出放大器锁存，并且其中存储器单元的源和目的地阵列位于存储器的相同存储体内。

4. 发明申请

WO2016144726A1 APPARATUSES AND METHODS FOR DATA MOVEMENT 审中-公开
标题翻译：数据移动的装置和方法
公开(公告)号：WO2016144726A1
公开(公告)日：2016-09-15
申请号：PCT/US2016/020834
申请日：2016-03-04
申请人： MICRON TECHNOLOGY, INC.
发明人： HUSH, Glen E. , PINNEY, David L.
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G06F3/0647 , G06F3/0604 , G06F3/0673 , G11C5/025 , G11C7/06 , G11C7/065 , G11C7/1006 , G11C7/1012 , G11C11/4087 , G11C11/4091 , G11C11/4093 , G11C11/4094 , G11C11/4096 , G11C11/4097 , G11C2207/10 , G11C2207/104
摘要： The present disclosure includes apparatuses and methods for data movement. An example apparatus comprises a memory device. The memory device includes an array of memory cells and sensing circuitry coupled to the array via a plurality of sense lines. The sensing circuitry includes a sense amplifier and a compute component coupled to a sense line and configured to implement operations. A controller in the memory device is configured to couple to the array and sensing circuitry. A shared I/O line in the memory device is configured to couple a source location and a destination location.
摘要翻译：本公开包括用于数据移动的装置和方法。示例性设备包括存储器设备。存储器件包括经由多个感测线耦合到阵列的存储器单元和感测电路的阵列。感测电路包括感测放大器和耦合到感测线并被配置为实现操作的计算组件。存储器件中的控制器被配置为耦合到阵列和感测电路。存储器设备中的共享I / O线被配置为耦合源位置和目的地位置。

5. 发明申请

WO2016115056A2 A NOVEL HIGH SPEED SIGNAL ROUTING TOPOLOGY FOR BETTER SIGNAL QUALITY 审中-公开
标题翻译：一种用于更好的信号质量的新型高速信号路由拓扑
公开(公告)号：WO2016115056A2
公开(公告)日：2016-07-21
申请号：PCT/US2016/012912
申请日：2016-01-11
申请人： QUALCOMM INCORPORATED
发明人： SUBRAMANIAN, Yokesh
IPC分类号： H05K1/02
CPC分类号： H05K1/0213 , G11C5/025 , H05K1/0243 , H05K1/0246 , H05K1/0248 , H05K1/025 , H05K1/18 , H05K2201/09227 , H05K2201/09254
摘要： An apparatus including an output driver on a PCB and a number of chips on the PCB, the chips including a first chip and a second chip. The PCB includes a first transmission line connected to the output driver, a second transmission line connected to the first transmission line and the first chip, the second transmission line having a length greater than or equal to 10 times a length of the first transmission line, and a third transmission line connected to the first transmission line and the second chip, the third transmission line having a length greater than or equal to 10 times the length of the first transmission line. The second transmission line connects to the first chip without being coupled to a termination resistor on the PCB and the third transmission line connects to the second chip without being coupled to a termination resistor on the PCB.
摘要翻译：一种包括PCB上的输出驱动器和PCB上的多个芯片的装置，所述芯片包括第一芯片和第二芯片。 PCB包括连接到输出驱动器的第一传输线，连接到第一传输线和第一芯片的第二传输线，第二传输线的长度大于或等于第一传输线的长度的10倍，以及连接到所述第一传输线和所述第二芯片的第三传输线，所述第三传输线的长度大于或等于所述第一传输线的长度的10倍。第二传输线连接到第一芯片而不连接到PCB上的终端电阻器，并且第三传输线路连接到第二芯片，而不与PCB上的终端电阻耦合。

6. 发明申请

WO2016098706A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2016098706A1
公开(公告)日：2016-06-23
申请号：PCT/JP2015/084816
申请日：2015-12-11
申请人：株式会社フローディア
发明人：葛西　秀男 , 谷口　泰弘 , 品川　裕 , 櫻井　良多郎 , 川嶋　泰彦 , 奥山　幸祐
IPC分类号： G11C16/02 , G11C16/04 , G11C16/06 , H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/102 , G11C5/025 , G11C8/14 , G11C16/04 , G11C16/0466 , G11C16/10 , G11C16/24 , G11C16/26 , G11C16/3427 , G11C16/3431 , G11C2216/02 , H01L21/8249 , H01L27/115 , H01L27/11526 , H01L27/11573
摘要：　第１制御線（DL0）からの電圧をメモリゲート電圧として切替トランジスタ（26a）を介して副制御線（W11）に印加しつつ、他の切替トランジスタ（26b）によって対応する副制御線（W12）への電圧印加を遮断できることから、第１制御線（DL0）に沿って一方向に複数のメモリセル（M11,M12,M21,M22）を配置させつつも、当該切替トランジスタ（26b）によってメモリゲート電圧が印加されるメモリセル（M21,M22）を減らすことができ、その分、ディスターブの発生を抑制し得、また、第１制御線（DL0）からメモリゲート電圧が印加される副制御線（W11）をそのままメモリトランジスタ（F11,F12）のゲートとして流用し、１つの配線層に副制御線（W11）とゲートとを形成したことで、副制御線（W11）とゲートとを別の配線層に形成する場合に比して小型化を図り得る、不揮発性半導体記憶装置を提案する。
摘要翻译：本发明的目的是提供一种非易失性半导体存储装置，其通过开关晶体管（26a）将来自第一控制线（DLO）的电压施加到子控制线（W11）作为存储栅极电压，同时通过另一个开关晶体管（26b）阻断对相应的子控制线（W12）的施加。由此，多个存储单元（M11，M12，M21，M22）沿着第一控制线（DLO）沿相同的方向排列，而开关晶体管（26b）可用于减少存储单元数（M21， M22），以便相应地最小化干扰错误。将从第一控制线（DLO）施加存储器栅极电压的子控制线（W11）用作存储晶体管（F11，F12）的栅极。通过在单个布线层中形成子控制线（W11）和栅极，并且与分别布线层中形成子控制线（W11）和栅极的器件相比，器件的尺寸减小。

7. 发明申请

WO2016098691A1 半導体装置、製造方法、電子機器审中-公开
标题翻译：导体器件，制造方法，电子器件
公开(公告)号：WO2016098691A1
公开(公告)日：2016-06-23
申请号：PCT/JP2015/084760
申请日：2015-12-11
申请人：ソニー株式会社
发明人：高橋　洋 , 荒川　朋文 , 石田　実
IPC分类号： H01L25/065 , G06F12/00 , G11C5/00 , G11C29/00 , H01L21/3205 , H01L21/768 , H01L23/522 , H01L25/07 , H01L25/18 , H01L27/146 , H04N5/369
CPC分类号： H01L25/0657 , G06F12/00 , G11C5/00 , G11C5/02 , G11C5/025 , G11C5/06 , G11C7/1012 , G11C7/16 , G11C8/10 , G11C29/00 , G11C29/70 , H01L21/3205 , H01L21/768 , H01L21/76898 , H01L23/481 , H01L23/522 , H01L23/528 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/118 , H01L27/146 , H01L27/14634 , H01L27/14636 , H01L2225/06541 , H01L2924/0002 , H03K19/017581 , H04N5/369 , H04N5/378 , H04N5/772 , H04N5/907 , H04N2005/2255 , H01L2924/00
摘要：　本技術は、半導体装置を積層し、積層された半導体装置を識別することができるようにする半導体装置、製造方法、電子機器に関する。複数の半導体装置と積層され、一体化される半導体装置であり、他の半導体装置と接続するための第１の貫通電極と、第１の貫通電極と内部の素子を接続する第２の貫通電極とを備え、第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている。第２の貫通電極は、積層されたときの積層位置を表す。積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定される。本技術は、メモリチップやFPGAチップに適用できる。
摘要翻译：本发明涉及一种半导体器件，其包括层叠在一起的多个半导体器件，并且允许识别层叠半导体器件，并且还涉及制造方法和电子器件。这种半导体器件包括层叠在一起并形成为单体的多个半导体器件，设置有用于连接到其它半导体器件的第一贯通电极和用于将内部元件连接到第一贯通电极的第二贯通电极，以及对于每个层叠半导体器件，第二贯通电极被布置在不同的位置。第二贯通电极表示层叠时的层叠位置。层叠后，层叠半导体器件的层叠方向的地址通过外部信号的写入来识别。本技术可以应用于存储芯片和FPGA芯片。

8. 发明申请

WO2015148399A1 NON-VOLATILE 3D MEMORY WITH CELL-SELECTABLE WORD LINE DECODING 审中-公开
标题翻译：非易失性3D存储器，具有细胞选择性字线解码
公开(公告)号：WO2015148399A1
公开(公告)日：2015-10-01
申请号：PCT/US2015/022060
申请日：2015-03-23
申请人： SANDISK 3D LLC
发明人： YAN, Tianhong , SCHEUERLEIN, Roy E.
IPC分类号： H01L27/24
CPC分类号： G11C13/0021 , G11C5/025 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C17/16 , G11C2213/71 , G11C2213/77 , H01L27/249
摘要： A three-dimensional array of memory elements is formed across multiple layers of planes positioned at different distances above a semiconductor substrate. The memory elements are each accessible by a word line (WL) in a plane and a local bit line. The three-dimensional array includes a two-dimensional array of pillar lines (331, 332) through the multiple layers of planes. The pillar lines are of a first type (331) that act as local bit lines and a second type (332) that provide access to the word lines by having respective memory elements (348) preset to a permanently low resistance state for connecting second-type pillar lines for exclusive access to respective word lines. An array of metal lines on the substrate is switchably connected to the vertical bit lines to provide access to the local bit lines and the word lines.
摘要翻译：存储元件的三维阵列形成在位于半导体衬底上方不同距离的多个平面层上。存储器元件各自可以通过平面中的字线（WL）和本地位线来访问。三维阵列包括穿过多层平面的柱线（331,332）的二维阵列。柱线是用作局部位线的第一类型（331）和第二类型（332），其通过将各自的存储元件（348）预设为永久低电阻状态来提供对字线的访问，用于专用于相应字线的支柱线。衬底上的金属线阵列可切换地连接到垂直位线以提供对局部位线和字线的访问。

9. 发明申请

WO2015132997A1 MAGNETORESISTIVE MEMORY DEVICE 审中-公开
标题翻译：磁记忆体设备
公开(公告)号：WO2015132997A1
公开(公告)日：2015-09-11
申请号：PCT/JP2014/077026
申请日：2014-10-02
申请人： NAKATSUKA, Keisuke , MIYAKAWA, Tadashi , HOYA, Katsuhiko , HAMAMOTO, Takeshi , TAKENAKA, Hiroyuki
发明人： NAKATSUKA, Keisuke , MIYAKAWA, Tadashi , HOYA, Katsuhiko , HAMAMOTO, Takeshi , TAKENAKA, Hiroyuki
IPC分类号： H01L21/8246 , G11C11/15 , H01L27/105 , H01L43/08
CPC分类号： G11C11/1695 , G11C5/025 , G11C5/04 , G11C11/161 , G11C11/1653 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C2213/79 , G11C2213/82 , H01L27/228 , H01L43/02 , H01L43/08
摘要： According to one embodiment, a magnetoresistive memory device includes a substrate having a first surface which includes a first direction; and memory elements each having a switchable resistance. A first column of memory elements lined up along the first direction is different from an adjacent second column of memory elements lined up along the first direction at positions of memory elements in the first direction.
摘要翻译：根据一个实施例，磁阻存储器件包括具有包括第一方向的第一表面的衬底; 和各自具有可切换电阻的存储元件。沿着第一方向排列的第一列存储元件不同于在第一方向上的存储元件的位置处沿着第一方向排列的相邻的第二列存储元件。

10. 发明申请

WO2015065959A1 MULTI-CHANNEL, MULTI-BANK MEMORY WITH WIDE DATA INPUT/OUTPUT 审中-公开
标题翻译：多通道，具有宽数据输入/输出的多存储存储器
公开(公告)号：WO2015065959A1
公开(公告)日：2015-05-07
申请号：PCT/US2014/062552
申请日：2014-10-28
申请人： CYPRESS SEMICONDUCTOR CORPORATION
发明人： MAHESHWARI, Dinesh
IPC分类号： G06F13/00 , H01R13/6585
CPC分类号： G11C11/413 , G11C5/025 , G11C7/1075 , G11C7/18 , G11C8/12 , G11C11/419 , G11C2207/2209
摘要： An integrated circuit (IC) can include M memory banks, where M is greater than 2, and each memory bank is separately accessible according to a received address value; N channels, where N is greater than 2, and each channel includes its own a data connections, address connections, and control input connections for executing a read or write access to one of the memory banks in synchronism with a clock signal; and a controller subsystem configured to control accesses between the channels and the memory banks, including up to an access on every channel on consecutive cycles of the clock signal.
摘要翻译：集成电路（IC）可以包括M个存储体，其中M大于2，并且每个存储体可根据接收到的地址值分开存取; N个通道，其中N大于2，并且每个通道包括其自己的数据连接，地址连接和控制输入连接，用于与时钟信号同步地执行对存储体之一的读或写访问; 以及控制器子系统，被配置为控制所述通道和所述存储体之间的访问，包括在所述时钟信号的连续周期上的每个通道上的访问。

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