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1. 发明申请

WO2017104505A1 メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法审中-公开
标题翻译：存储器单元，非易失性半导体存储器件以及制造非易失性半导体存储器件的方法
公开(公告)号：WO2017104505A1
公开(公告)日：2017-06-22
申请号：PCT/JP2016/086355
申请日：2016-12-07
申请人：株式会社フローディア
发明人：岡田　大介 , 柳沢　一正 , 大和田　福夫 , 吉田　省史 , 川嶋　泰彦 , 吉田　信司 , 谷口　泰弘 , 奥山　幸祐
IPC分类号： H01L21/336 , G11C16/02 , G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/02 , G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
摘要：メモリセル（MC）では、フィン部（S2）内の不純物濃度を高くして、フィン部（S2）の表面でドレイン領域（12a）およびソース領域（12b）を近接させて小型化を図っても、フィン部（S2）の形状を選定することでメモリゲート電極（MG）とフィン部（S2）との間の電位差を小さくしてディスターブの発生を抑制し得、かくして、メモリセル（MC）は、小型化を図りつつ、ディスターブの発生を抑制し得る。
摘要翻译：在存储单元（MC）中，增加了鳍部分（S2）中的杂质浓度以使鳍部分的表面上的漏极区域（12a）和源极区域（12b）彼此靠近（S2），可以减小存储器栅极电极（MG）与鳍部分（S2）之间的电势差，由此抑制干扰的发生，因此，在减小存储单元（MC）的尺寸的同时，可以抑制干扰的发生。

2. 发明申请

WO2017073394A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2017073394A1
公开(公告)日：2017-05-04
申请号：PCT/JP2016/080721
申请日：2016-10-17
申请人：株式会社フローディア
发明人：大和田　福夫 , 川嶋　泰彦 , 吉田　信司 , 谷口　泰弘 , 櫻井　良多郎 , 品川　裕 , 葛西　秀男 , 奥山　幸祐
IPC分类号： H01L21/336 , G11C16/04 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
摘要：メモリセル形成部（３ａ）では、ソース側選択ゲート電極（ＳＧ）とドレイン側選択ゲート電極（ＤＧ）とを切断可能な4つの電気的切断部（１３ａ，１３ｂ，１３ｄ，１３ｃ（１３ｅ，１３ｆ，１３ｈ，１３ｇ））を延設電極部（１５ａ（１５ｂ））の側壁に沿って設け、ソース側選択ゲート電極（ＳＧ）とドレイン側選択ゲート電極（ＤＧ）とを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
摘要翻译：
在存储单元形成部（3a）中，源极侧选择栅极电极（SG）和漏极侧选择栅极电极（DG）和四个电切口裂解和（13A，13B，沿的侧壁提供）延伸电极部分13d，13c中（图13E，13F，13H，13G）（15A（15B）），源极侧选择栅极电极（SG）和漏极侧选择栅极电极（DG）由于切断部分比以前增加，该量可以防止数据期间读取造成的电压波动故障读操作比以前。

3. 发明申请

WO2016064579A1 APPARATUSES AND METHODS FOR SEGMENTED SGS LINES 审中-公开
标题翻译： SEGMENTED SGS线的装置和方法
公开(公告)号：WO2016064579A1
公开(公告)日：2016-04-28
申请号：PCT/US2015/054412
申请日：2015-10-07
申请人： MICRON TECHNOLOGY, INC.
发明人： PAN, Feng , PARK, Jaekwan , GHODSI, Ramin
IPC分类号： G11C16/04 , G11C16/06 , G11C16/26
CPC分类号： G11C16/0483 , G11C8/12 , G11C11/5628 , G11C11/5642 , G11C16/04 , G11C16/08 , G11C16/10 , G11C16/24 , G11C16/26
摘要： Apparatuses and methods for segmented SGS lines are described. An example apparatus may include first and second pluralities of memory subblocks of a memory block. The apparatus may include a first select gate control line associated with the first plurality of memory subblocks and a second select gate control line associated with the second plurality of memory subblocks. The first select gate control line may be coupled to a first plurality of select gate switches of the first plurality of memory subblocks. The second select gate control line may be coupled to a second plurality of select gate switches of the second plurality of memory subblocks. The first and second pluralities of select gate switches may be coupled to a source. The apparatus may include a plurality of memory access lines associated with each the first and second pluralities of memory subblocks.
摘要翻译：描述了分段SGS线的装置和方法。示例性装置可以包括存储器块的第一和第二多个存储器子块。该装置可以包括与第一多个存储器子块相关联的第一选择栅极控制线和与第二多个存储器子块相关联的第二选择栅极控制线。第一选择栅极控制线可以耦合到第一多个存储器子块的第一多个选择栅极开关。第二选择栅极控制线可以耦合到第二多个存储器子块的第二多个选择栅极开关。第一和第二多个选择栅极开关可以耦合到源极。该装置可以包括与每个第一和第二多个存储器子块相关联的多个存储器访问线。

4. 发明申请

WO2016012976A3 CHARGE STORAGE FERROELECTRIC MEMORY HYBRID AND ERASE SCHEME 审中-公开
标题翻译：充电储存电磁记忆混合和擦除方案
公开(公告)号：WO2016012976A3
公开(公告)日：2016-04-28
申请号：PCT/IB2015055594
申请日：2015-07-23
申请人： NAMLAB GGMBH
发明人： MÜLLER STEFAN FERDINAND
IPC分类号： G11C11/22
CPC分类号： G11C11/2275 , G11C11/221 , G11C11/223 , G11C16/04 , H01L27/115 , H01L27/11585 , H01L29/78391
摘要： A technique for erasing a ferroelectric field effect transistor (FeFET) memory circuit comprising a plurality memory cells comprising FeFETs is described. Each FeFET comprises a gate stack, a source, a drain, a channel and a bulk substrate region, where the gate stack comprises a gate and a ferroelectric layer disposed between the gate and the channel. A positive or a negative voltage is applied to the source and drain regions of at least one FeFET memory cell depending on the channel type. The gate and bulk substrate regions are held at a ground state during said applying of the positive voltage to the source and drain regions of the FeFET memory cell to cause erasure of the at least one FeFET memory cell. In addition, a FeFET is described with a charge storage layer disposed adjacently to the ferroelectric layer within the gate stack.
摘要翻译：描述了一种用于擦除包括包含FeFET的多个存储单元的铁电场效应晶体管（FeFET）存储电路的技术。每个FeFET包括栅极堆叠，源极，漏极，沟道和体衬底区域，其中栅极堆叠包括栅极和布置在栅极和沟道之间的铁电层。根据通道类型，正电压或负电压施加到至少一个FeFET存储单元的源区和漏区。在将正电压施加到FeFET存储单元的源极和漏极区域时，栅极和体基板区域保持在基态，以引起至少一个FeFET存储单元的擦除。此外，描述了与栅极堆叠内的铁电层相邻设置的电荷存储层的FeFET。

5. 发明申请

WO2015056245A3 GRAPHENE BASED STORAGE DEVICE 审中-公开
标题翻译：基于石墨的存储设备
公开(公告)号：WO2015056245A3
公开(公告)日：2015-06-18
申请号：PCT/IB2014065439
申请日：2014-10-18
申请人： SINGH ADITI , ANAND PARAG
发明人： SINGH ADITI , ANAND PARAG
IPC分类号： G11C13/00 , B82Y10/00 , H01L21/00 , H01L29/00
CPC分类号： G11C16/04 , G11C13/04 , G11C2213/35
摘要： The present disclosure provides for a re-adherable memory device strip that can be configured as a data storage and retrieval medium, which is flexible in material and structure and capable of integrating into any shape or product form. In one aspect, the proposed strip can include a first conductive layer configured along with an upper protective layer, a graphene layer, and a lower protective layer configured along with a second conductive adhesive layer. Strip can be incorporated such that the graphene layer can be configured to store content/data such that when the second conductive adhesive layer is stuck or pasted onto an optical data transfer surface (ODTS) of any compatible electronic device including laptop, tablet, desktop, mobile, touch surfaces, or any other device, the strip can be detected as a memory device and content can be copied and managed between the electronic device and the memory device strip.
摘要翻译：本公开提供了可重新粘贴的存储器件条，其可以被配置为数据存储和恢复介质，其在材料和结构上是柔性的并且能够集成到任何形状或产品形式中。在一个方面，所提出的条带可以包括与上保护层，石墨烯层以及与第二导电粘合剂层一起配置的下保护层一起配置的第一导电层。可以并入带状物，使得石墨烯层可以被配置为存储内容/数据，使得当第二导电粘合剂层被粘贴或粘贴到任何兼容电子设备的光学数据传输表面（ODTS）上时，包括笔记本电脑，平板电脑，桌面，移动，触摸表面或任何其他设备，该条可以被检测为存储设备，并且可以在电子设备和存储设备条之间复制和管理内容。

6. 发明申请

WO2014085238A3 WEIGHTED READ SCRUB FOR NONVOLATILE MEMORY 审中-公开
标题翻译：加权读取SCRUB用于非易失性存储器
公开(公告)号：WO2014085238A3
公开(公告)日：2014-08-07
申请号：PCT/US2013071430
申请日：2013-11-22
申请人： SANDISK TECHNOLOGIES INC
发明人： AVILA CHRIS NGA YEE , DONG YINGDA , MAK ALEXANDER KWOK-TUNG , SPROUSE STEVEN T
IPC分类号： G06F11/10
CPC分类号： G06F3/0652 , G06F3/0619 , G06F3/0679 , G06F11/106 , G11C16/04
摘要： In a nonvolatile memory array, such as a three-dimensional array of charge-storage memory cells, data is scrubbed according to a scheme which weights particular data that is exposed to potentially damaging voltages. Data that may cause damage to other data is moved to a location where such potential damage is reduced.
摘要翻译：在诸如电荷存储存储器单元的三维阵列的非易失性存储器阵列中，根据对暴露于潜在有害电压的特定数据进行加权的方案来擦除数据。可能导致其他数据损坏的数据被移动到这种潜在损害减少的位置。

7. 发明申请

WO2014061425A1 不揮発性半導体記憶装置审中-公开
标题翻译：非挥发性半导体存储器件
公开(公告)号：WO2014061425A1
公开(公告)日：2014-04-24
申请号：PCT/JP2013/076284
申请日：2013-09-27
申请人：株式会社フローディア
发明人：谷口　泰弘 , 葛西　秀男 , 品川　裕 , 奥山　幸祐
IPC分类号： H01L21/8247 , G11C16/04 , H01L21/336 , H01L21/8244 , H01L27/11 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C14/0063 , G11C7/18 , G11C8/16 , G11C16/04 , G11C16/0441 , G11C16/08 , G11C16/12 , G11C16/14 , G11C16/24 , G11C16/26 , H01L27/11519 , H01L27/11558 , H01L29/7881
摘要：　ビット線本数を増やすことなく、リードトランジスタの誤作動を確実に防止し得る不揮発性半導体記憶装置を提案する。不揮発性半導体記憶装置(1)では、スイッチトランジスタ(SWa,SWb)の切り替えによって、第1セル(2a)のプログラムトランジスタ(5a)に接続されてデータ書き込み用となる第2ビット線(BLN1)が、他方の第2セル(2b)にて読み出し用のビット線を兼ねつつ、データの書き込み時および消去時に電荷移動経路となるプログラムトランジスタ(5a,5b)およびイレーストランジスタ(3a,3b)を設けたことにより、ビット線本数を増やすことなく、データ書き込みや消去に用いられることにより生じてしまうリードトランジスタ(4a,4b)の誤作動を確実に防止し得る。
摘要翻译：提供了一种非易失性半导体存储装置，其可以可靠地防止读取晶体管的故障，而不增加位线数量。在非易失性半导体存储装置（1）中，使与第一单元（2a）的程序晶体管（5a）连接以便用于数据写入的第二位线（BLN1）作为位用于通过切换开关晶体管（SWa，SWb）以及在写入数据时用作电荷传输路径的编程晶体管（5a，5b）和擦除晶体管（3a，3b）在另一个第二单元（2b）中读取的线提供删除数据的时间。该配置使得可以可靠地防止在读取晶体管用于写入或删除数据时发生的读取晶体管（4a，4b）的故障，而不增加位线数量。

8. 发明申请

WO2013181101A2 METHOD, APPARATUS, AND MANUFACTURE FOR FLASH MEMORY ADAPTIVE ALGORITHM 审中-公开
标题翻译：用于闪存存储器自适应算法的方法，装置和制造
公开(公告)号：WO2013181101A2
公开(公告)日：2013-12-05
申请号：PCT/US2013042673
申请日：2013-05-24
申请人： SPANSION LLC
发明人： PARKER ALLAN
IPC分类号： G11C16/10 , G11C16/34
CPC分类号： G11C16/04 , G11C16/14 , G11C16/3468
摘要： A method, apparatus, and manufacture for a memory device is provided. The memory device includes a memory cell region including sectors, where each sector includes memory cells. The memory device further includes a memory controller that is configured to control program operations and erase operations to the memory cells. During erase operations to the memory cells, pre-programming occurs in which each un-programmed memory cell in the sector being erased is programmed by applying at least one programming pulse at a program voltage until a program verify passes. Then, the program voltage is adjusted based on the number of programming pulses applied until the program-verify passed. During subsequent program operations in that sector, programming pulses are applied with the adjusted program voltage.
摘要翻译：提供了一种用于存储器件的方法，装置和制造。存储器件包括包括扇区的存储单元区域，其中每个扇区包括存储器单元。存储装置还包括存储器控制器，其被配置为控制对存储器单元的程序操作和擦除操作。在对存储器单元的擦除操作期间，进行预编程，其中通过在程序电压下施加至少一个编程脉冲直到程序验证通过来编程扇区中被擦除的每个未编程的存储器单元。然后，基于所施加的编程脉冲的数量来调整编程电压，直到程序验证通过。在该扇区的随后的编程操作期间，以调整的编程电压施加编程脉冲。

9. 发明申请

WO2012089334A3 METHOD AND SYSTEM FOR CONTROLLING LOSS OF RELIABILITY OF NON-VOLATILE MEMORY 审中-公开
标题翻译：用于控制非易失性存储器可靠性损失的方法和系统
公开(公告)号：WO2012089334A3
公开(公告)日：2012-08-23
申请号：PCT/EP2011006555
申请日：2011-12-23
申请人： ST MICROELECTRONICS NV , VENEROSO AMEDEO , VARONE FRANCESCO , VASTANO PASQUALE , DI STASIO VITANTONIO
发明人： VENEROSO AMEDEO , VARONE FRANCESCO , VASTANO PASQUALE , DI STASIO VITANTONIO
IPC分类号： G11C29/50 , G06F11/00 , G06F11/07 , G07F7/08 , G11C16/34 , H04W24/00
CPC分类号： G06F3/0614 , G06F11/008 , G06F12/0246 , G07F7/082 , G11C16/04 , G11C29/50 , G11C29/50016 , G11C2029/0409 , G11C2029/5002
摘要： The present invention relates a method for controlling a loss of reliability of a non-volatile memory (NVM) included in an Integrated Circuit Card (ICC). The method comprises the steps of -determining whether the NVM is reliable or not at the Operative System (OS) side of said ICC, and -generating an event associated with the reliability of the NVM at the OS side for an application of said ICC, if the NVM is determined to be unreliable.
摘要翻译：本发明涉及一种用于控制集成电路卡（ICC）中包括的非易失性存储器（NVM）的可靠性损失的方法。该方法包括以下步骤：在所述ICC的操作系统（OS）侧确定NVM是否可靠，并且产生与OS侧的NVM的可靠性有关的用于所述ICC的应用的事件，如果NVM被确定为不可靠。

10. 发明申请

WO2010145356A1 一种设备及其进行数据存储和启动的方法审中-公开
公开(公告)号：WO2010145356A1
公开(公告)日：2010-12-23
申请号：PCT/CN2010/072667
申请日：2010-05-12
申请人：中兴通讯股份有限公司 , 郭军平 , 姚发定
发明人：郭军平 , 姚发定
IPC分类号： G11C16/02
CPC分类号： G11C16/04

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