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1. 发明申请

WO2017136123A1 SHARED SENSE AMPLIFIER 审中-公开
标题翻译：共享感应放大器
公开(公告)号：WO2017136123A1
公开(公告)日：2017-08-10
申请号：PCT/US2017/013515
申请日：2017-01-13
申请人： QUALCOMM INCORPORATED
发明人： AHMED, Fahad , JUNG, Chulmin
IPC分类号： G11C7/06 , G11C11/419 , H03F3/45
CPC分类号： G11C7/065 , G11C7/062 , G11C7/1042 , G11C7/12 , G11C7/222 , G11C11/412 , G11C11/419 , G11C2207/002
摘要： A sense amplifier (SA) and a method for operating the SA are provided. The SA includes a first differential pair of transistors configured to receive a first differential input, a second differential pair of transistors configured to receive a second differential input, and a current source configured to source a current to flow through the first and second differential pairs of transistors. The method includes receiving by a first differential pair of transistors a first differential input, receiving by a second differential pair of transistors a second differential input, and flowing a current through the first and second differential pairs of transistors. A multi-bank memory is provided. The memory includes a first bank of memory cells and a second bank of memory cells sharing the disclosed SA.
摘要翻译：提供读出放大器（SA）和用于操作SA的方法。所述SA包括被配置为接收第一差分输入的第一差分晶体管对，被配置为接收第二差分输入的第二晶体管差分对以及被配置为使电流源流经所述第一和第二差分对的晶体管。该方法包括通过第一差分晶体管对接收第一差分输入，通过晶体管的第二差分对接收第二差分输入，以及使电流流过晶体管的第一差分对和第二差分对。提供多银行存储器。存储器包括共享公开的SA的第一存储器单元组和第二存储器单元存储器。

2. 发明申请

WO2015187609A3 COMPARISON OPERATIONS IN MEMORY 审中-公开
标题翻译：内存中的比较操作
公开(公告)号：WO2015187609A3
公开(公告)日：2017-04-06
申请号：PCT/US2015033655
申请日：2015-06-02
申请人： MICRON TECHNOLOGY INC
发明人： WHEELER KYLE B , MANNING TROY A , MURPHY RICHARD C
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G11C11/4091 , G11C7/065 , G11C7/1006 , G11C7/1012 , G11C11/4087 , G11C11/4093 , G11C11/4096
摘要： One example of the present disclosure includes performing a comparison operation in memory using a logical representation of a first value stored in a first portion of a number of memory cells coupled to a sense line of a memory array and a logical representation of a second value stored in a second portion of the number of memory cells coupled to the sense line of the memory array. The comparison operation compares the first value to the second value, and the method can include storing a logical representation of a result of the comparison operation in a third portion of the number of memory cells coupled to the sense line of the memory array.
摘要翻译：本公开的一个示例包括使用存储在耦合到存储器阵列的感测线的多个存储器单元的第一部分中的第一值的逻辑表示和存储的第二值的逻辑表示来在存储器中执行比较操作在耦合到存储器阵列的感测线的存储器单元的数量的第二部分中。比较操作将第一值与第二值进行比较，并且该方法可以包括将比较操作的结果的逻辑表示存储在耦合到存储器阵列的感测线的存储器单元的数量的第三部分中。

3. 发明申请

WO2017052835A1 SENSE AMPLIFIER 审中-公开
标题翻译：感应放大器
公开(公告)号：WO2017052835A1
公开(公告)日：2017-03-30
申请号：PCT/US2016/046801
申请日：2016-08-12
申请人： INTEL IP CORPORATION
发明人： DRAY, Cyrille , BOUJAMAA, El Mehdi
IPC分类号： G11C7/06 , G11C11/16
CPC分类号： G11C11/1673 , G11C7/065 , G11C11/1675 , G11C13/004 , G11C2013/0054
摘要： Embodiments include a sense amplifier circuit including first and second paths that may be selectively coupled to a memory cell or a reference cell as part of a two-phase read process. The sense amplifier may include a biasing circuit to provide an adaptive bias voltage to a transistor of the first and/or second path to cause the transistor to provide a voltage across the memory cell and/or reference cell that is substantially constant across process corners. The sense amplifier may include a DC-coupled regenerative latch circuit to generate a digital output signal based on a voltage difference between nodes of the first and second paths at or near the end of the second phase. Trimmable offset resistors may adjust a resistance value provided to the sense amplifier by the memory cell and/or reference cells. Other embodiments may be described and claimed.
摘要翻译：实施例包括读出放大器电路，其包括第一和第二路径，其可以被选择性地耦合到作为两相读取处理的一部分的存储器单元或参考单元。感测放大器可以包括偏置电路，以向第一和/或第二路径的晶体管提供自适应偏置电压，以使得晶体管提供横跨过程角基本恒定的存储器单元和/或参考单元的电压。读出放大器可以包括DC耦合的再生锁存电路，以在第二阶段的结束时或接近第二阶段结束时基于第一和第二路径的节点之间的电压差产生数字输出信号。微调偏移电阻可以通过存储单元和/或参考单元来调节提供给读出放大器的电阻值。可以描述和要求保护其他实施例。

4. 发明申请

WO2016175969A1 SENSE AMPLIFIER WITH PULSED CONTROL 审中-公开
标题翻译：具有脉冲控制的感应放大器
公开(公告)号：WO2016175969A1
公开(公告)日：2016-11-03
申请号：PCT/US2016/024772
申请日：2016-03-29
申请人： QUALCOMM INCORPORATED
发明人： AHMED, Fahad , JUNG, Chulmin , YOON, Sei Seung
IPC分类号： G11C7/06 , G11C7/08 , G11C11/419
CPC分类号： G11C11/419 , G11C7/062 , G11C7/065 , G11C7/08 , G11C7/12
摘要： A sense amplifier is provided with a pair of first pull-up transistors that are configured to charge a corresponding pair of output terminals while a delayed sense enable signal is not asserted and to stop charging the corresponding pair of output terminals while the delayed sense enable signal is asserted.
摘要翻译：读出放大器设置有一对第一上拉晶体管，其被配置为对相应的一对输出端子充电，同时延迟感测使能信号未被置位并且在延迟的感测使能信号的同时停止对相应的输出端子对的充电被断言。

5. 发明申请

WO2016137681A2 P-TYPE FIELD-EFFECT TRANSISTOR (PFET)-BASED SENSE AMPLIFIERS FOR READING PFET PASS-GATE MEMORY BIT CELLS, AND RELATED MEMORY SYSTEMS AND METHODS 审中-公开
标题翻译：用于读取PFET通过存储器位单元的P型场效应晶体管（PFET）基感测放大器及相关存储器系统和方法
公开(公告)号：WO2016137681A2
公开(公告)日：2016-09-01
申请号：PCT/US2016/016096
申请日：2016-02-02
申请人： QUALCOMM INCORPORATED
发明人： NGUYEN, Hoan, Huu , ATALLAH, Francois, Ibrahim , BOWMAN, Keith, Alan , HANSQUINE, David, Joseph Winston , JEONG, Jihoon
IPC分类号： G11C7/06 , G11C7/08 , G11C11/412 , G11C11/419
CPC分类号： G11C11/419 , G11C7/065 , G11C7/08 , G11C11/412 , G11C11/418
摘要： P-type Field-effect Transistor (PFET)-based sense amplifiers for reading PFET pass-gate memory bit cells ("bit cells") are disclosed. Related methods and systems are also disclosed. Sense amplifiers are provided in a memory system to sense bit line voltage(s) of the bit cells for reading the data stored in the bit cells. It has been observed that as node technology is scaled down in size, PFET drive current (i.e., drive strength) exceeds N-type Field-effect Transistor (NFET) drive current due for like-dimensioned FETs. In this regard, in one aspect, PFET-based sense amplifiers are provided in a memory system to increase memory read times to the bit cells, and thus improve memory read performance.
摘要翻译：公开了用于读取PFET通栅存储器位单元（“位单元”）的基于P型场效应晶体管（PFET）的读出放大器。还公开了相关的方法和系统。在存储器系统中提供感测放大器以感测用于读取存储在位单元中的数据的位单元的位线电压。已经观察到，随着节点技术尺寸缩小，PFET驱动电流（即，驱动强度）超过类似尺寸的FET的N型场效应晶体管（NFET）驱动电流。就这一点而言，在一个方面，基于PFET的读出放大器被提供在存储器系统中以增加对位单元的存储器读取时间，并因此提高存储器读取性能。

6. 发明申请

WO2015187903A1 PERFORMING LOGICAL OPERATIONS USING SENSING CIRCUITRY 审中-公开
标题翻译：使用感应电路执行逻辑操作
公开(公告)号：WO2015187903A1
公开(公告)日：2015-12-10
申请号：PCT/US2015/034105
申请日：2015-06-04
申请人： MICRON TECHNOLOGY, INC.
发明人： HUSH, Glen E.
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G11C11/4091 , G11C7/065 , G11C7/1006 , G11C7/1012 , G11C11/4087 , G11C11/4093
摘要： The present disclosure includes apparatuses and methods related to performing logical operations using sensing circuitry. An example apparatus comprises an array of memory cells, sensing circuitry coupled to the array of memory cells via a sense line, and a controller coupled to the array of memory cells and the sensing circuitry. The sensing circuitry includes a sense amplifier and does not include an accumulator. The controller is configured to perform logical operations using the array of memory cells as an accumulator without transferring data out of the memory array and sensing circuitry.
摘要翻译：本公开包括与使用感测电路执行逻辑运算相关的装置和方法。示例性设备包括存储器单元阵列，经由感测线耦合到存储器单元阵列的感测电路，以及耦合到存储器单元阵列和感测电路的控制器。感测电路包括读出放大器，不包括蓄电池。控制器被配置为使用存储器单元阵列作为累加器执行逻辑运算，而不将数据从存储器阵列和感测电路传送出去。

7. 发明申请

WO2015136738A1 SEMICONDUCTOR STORAGE DEVICE 审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2015136738A1
公开(公告)日：2015-09-17
申请号：PCT/JP2014/073111
申请日：2014-08-27
申请人： KATAYAMA, Akira
发明人： KATAYAMA, Akira
IPC分类号： G11C11/15 , G11C13/00
CPC分类号： G11C11/1673 , G11C7/065 , G11C11/161 , G11C11/1653 , G11C11/1659 , G11C11/1693 , G11C13/0004 , G11C13/0007 , G11C13/004 , G11C13/0061 , G11C2013/0054 , G11C2213/79
摘要： a semiconductor storage device comprising: the first semiconductor storage area(11-1); the second semiconductor storage area(11-2); a reference circuit(12-6); and a sense amplifier(12-1) which is connected with the reference circuit and the first semiconductor storage area or the reference circuit and the second semiconductor storage area in a single cell mode, and which is connected with the first semiconductor storage area and the second semiconductor storage area in a twin cell mode by switches(12-2 and 12-3).
摘要翻译：半导体存储装置，包括：第一半导体存储区域（11-1）; 第二半导体存储区域（11-2）; 参考电路（12-6）; 以及与单电池模式中的参考电路和第一半导体存储区域，参考电路和第二半导体存储区域连接的读出放大器（12-1），其与第一半导体存储区域和通过开关（12-2和12-3）以双电池模式的第二半导体存储区域。

8. 发明申请

WO2015030937A1 OFFSET CANCELING DUAL STAGE SENSING CIRCUIT 审中-公开
标题翻译：偏移取消双级传感电路
公开(公告)号：WO2015030937A1
公开(公告)日：2015-03-05
申请号：PCT/US2014/046048
申请日：2014-07-09
申请人： QUALCOMM INCORPORATED , INDUSTRY-ACADEMIC COOPERATION FOUNDATION
发明人： JUNG, Seong-Ook , NA, Taehui , KIM, Jisu , KIM, Jung Pill , KANG, Seung Hyuk
IPC分类号： G11C13/00 , G11C11/16 , H03K3/356 , H03K3/37 , G11C7/06
CPC分类号： G11C11/1673 , G11C7/06 , G11C7/065 , G11C11/1693 , G11C13/004 , G11C2013/0054 , G11C2013/0057
摘要： An offset canceling dual stage sensing method includes sensing a data value of a resistive memory data cell using a first load PMOS gate voltage generated by a reference value of a resistive memory reference cell in a first stage operation. The method also includes sensing the reference value of the resistive memory reference cell using a second load PMOS gate voltage generated by the data value of the resistive memory data cell in a second stage operation of the resistive memory sensing circuit. By adjusting the operating point of the reference cell sensing, an offset canceling dual stage sensing circuit increases the sense margin significantly compared to that of a conventional sensing circuit.
摘要翻译：偏移消除双级感测方法包括使用在第一级操作中由电阻性存储器参考单元的参考值产生的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值。该方法还包括使用在电阻性存储器感测电路的第二级操作中由电阻性存储器数据单元的数据值产生的第二负载PMOS栅极电压来感测电阻性存储器参考单元的参考值。通过调整参考单元感测的工作点，与常规感测电路相比，偏移消除双级感测电路显着增加了感测余量。

9. 发明申请

WO2014163183A1 半導体記憶装置审中-公开
标题翻译：半导体存储器件
公开(公告)号：WO2014163183A1
公开(公告)日：2014-10-09
申请号：PCT/JP2014/059959
申请日：2014-04-04
申请人：ピーエスフォールクスコエスエイアールエル , 塚田修一
发明人：塚田　修一
IPC分类号： G11C11/36 , G11C11/401 , G11C11/404 , H01L21/8229 , H01L27/102
CPC分类号： G11C11/4026 , G11C7/065 , G11C7/1006
摘要：　本発明は、書き込み時に供給する電圧と読み出し時に検出される電圧が反転するメモリセルを使用する半導体記憶装置においてセンスアンプのレイアウトサイズを小さくし、ビット線の消費電流を削減する。半導体記憶装置はビット線と電源ノードの間に接続された上記メモリセルと、メモリセルの制御端子と接続されるワード線を含む。また、メモリセルからの読み出しデータを一時保存する保持回路と該保持回路の第１ノードとビット線の間に接続されたリードライトスイッチとを有するセンスアンプを含む。さらに、ワード線に対応して設けられワード線が活性化された回数をカウントしその回数が偶数か奇数かを示すデータ反転制御信号を出力するカウンタと、センスアンプの保持回路のデータを外部入力／外部出力する際に、データ反転制御信号に基づいてデータの反転／非反転を行う外部入出力回路を含む。
摘要翻译：本发明的目的是减小读出放大器的布局尺寸并降低半导体存储器件中位线的电流消耗，该半导体存储器件使用使写入期间提供的电压和读取期间检测到的电压反相的存储单元。半导体存储器件包括连接在位线和电源节点之间的存储单元，以及连接到存储器单元的控制端的字线。此外，该装置包括具有临时存储从存储单元读取的数据的保持电路的读出放大器和连接在位线与保持电路的第一节点之间的读写开关。此外，该装置包括与字线对应地设置的计数器，对字线被激活的次数进行计数，并输出指示计数是奇数还是偶数的数据反转控制信号，以及外部输出电路，当读出放大器保持电路中的数据被外部输入或输出时，在数据反转控制信号的基础上进行数据的反转/非反转。

10. 发明申请

WO2014151659A1 METHOD AND APPARATUS FOR IMPLEMENTING WIDE DATA RANGE AND WIDE COMMON-MODE RECEIVERS 审中-公开
标题翻译：用于实现宽数据范围和广泛共通接收器的方法和装置
公开(公告)号：WO2014151659A1
公开(公告)日：2014-09-25
申请号：PCT/US2014/026187
申请日：2014-03-13
申请人： SILICON IMAGE, INC.
发明人： TALEGAONKAR, Mrunmay , GONDI, Srikanth
IPC分类号： G11C11/4091 , G11C7/06
CPC分类号： H03F3/16 , G11C7/062 , G11C7/065 , G11C7/08 , H03F3/45264
摘要： Embodiments of disclosed configurations include a circuit and system for a sense amplifier having a sensing circuit changing an output voltage at an output node based on a time that is defined by the output voltage reaching a threshold voltage level. The sensing circuit changes the output voltage at the output node before the time. In addition, a regeneration circuit amplifies the changed output voltage at the time. The sense amplifier offers sufficient voltage headroom to improve operation speed and power efficiency.
摘要翻译：所公开的配置的实施例包括用于感测放大器的电路和系统，其具有感测电路，其基于由输出电压达到阈值电压电平定义的时间来改变输出节点处的输出电压。传感电路在时间之前改变输出节点处的输出电压。此外，再生电路放大当时改变的输出电压。读出放大器提供足够的电压余量以提高运行速度和功率效率。

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