基本信息:
- 专利标题： 不揮発性半導体記憶装置
- 专利标题（英）：Nonvolatile semiconductor storage device
- 专利标题（中）：非易失性半导体存储器件
- 申请号：PCT/JP2015/084816 申请日：2015-12-11
- 公开(公告)号：WO2016098706A1 公开(公告)日：2016-06-23
- 发明人： 葛西 秀男 , 谷口 泰弘 , 品川 裕 , 櫻井 良多郎 , 川嶋 泰彦 , 奥山 幸祐
- 申请人： 株式会社フローディア
- 申请人地址： 〒1870031 東京都小平市小川東町1丁目30番9号 Tokyo JP
- 专利权人： 株式会社フローディア
- 当前专利权人： 株式会社フローディア
- 当前专利权人地址： 〒1870031 東京都小平市小川東町１丁目３０番９号 Tokyo JP
- 代理机构： 吉田 正義
- 优先权： JP2014-253463 20141215
- 主分类号： G11C16/02
- IPC分类号： G11C16/02 ; G11C16/04 ; G11C16/06 ; H01L21/336 ; H01L21/8247 ; H01L27/115 ; H01L29/788 ; H01L29/792
摘要：
第１制御線（DL0）からの電圧をメモリゲート電圧として切替トランジスタ（26a）を介して副制御線（W11）に印加しつつ、他の切替トランジスタ（26b）によって対応する副制御線（W12）への電圧印加を遮断できることから、第１制御線（DL0）に沿って一方向に複数のメモリセル（M11,M12,M21,M22）を配置させつつも、当該切替トランジスタ（26b）によってメモリゲート電圧が印加されるメモリセル（M21,M22）を減らすことができ、その分、ディスターブの発生を抑制し得、また、第１制御線（DL0）からメモリゲート電圧が印加される副制御線（W11）をそのままメモリトランジスタ（F11,F12）のゲートとして流用し、１つの配線層に副制御線（W11）とゲートとを形成したことで、副制御線（W11）とゲートとを別の配線層に形成する場合に比して小型化を図り得る、不揮発性半導体記憶装置を提案する。
摘要（中）：
本发明的目的是提供一种非易失性半导体存储装置，其通过开关晶体管（26a）将来自第一控制线（DLO）的电压施加到子控制线（W11）作为存储栅极电压，同时 通过另一个开关晶体管（26b）阻断对相应的子控制线（W12）的施加。 由此，多个存储单元（M11，M12，M21，M22）沿着第一控制线（DLO）沿相同的方向排列，而开关晶体管（26b）可用于减少存储单元数（M21， M22），以便相应地最小化干扰错误。 将从第一控制线（DLO）施加存储器栅极电压的子控制线（W11）用作存储晶体管（F11，F12）的栅极。 通过在单个布线层中形成子控制线（W11）和栅极，并且与分别布线层中形成子控制线（W11）和栅极的器件相比，器件的尺寸减小。