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1. 发明申请

WO2018063588A1 SHARED COMMAND ADDRESS (C/A) BUS FOR MULTIPLE MEMORY CHANNELS 审中-公开
标题翻译：共享命令地址（C / A）总线用于多个存储器通道
公开(公告)号：WO2018063588A1
公开(公告)日：2018-04-05
申请号：PCT/US2017/047990
申请日：2017-08-22
申请人： INTEL CORPORATION
发明人： HOSSAIN, MD Altaf , ABOULENEIN, Nagi , BHARATHAN, Jayapratap
IPC分类号： G06F13/40 , G06F13/16
CPC分类号： G11C7/1072 , G06F13/1684 , G11C5/04 , G11C7/1012 , G11C8/18 , Y02D10/14
摘要： A shared command/address (C/A) bus for memory devices in a multi-channel configuration can enable reducing the number of pins and signal lines in a memory subsystem. In one embodiment, a memory controller includes hardware logic to generate commands to access a plurality of memory devices via a plurality of channels and input/output (I/O) circuitry to transmit command/address (C/A) information for the commands to the plurality of memory devices over a single C/A bus for the plurality of channels. In one embodiment, double-speed strobe signal lines can also enable reducing the number of pins and signal lines in a memory subsystem.
摘要翻译：用于多通道配置中的存储器件的共享命令/地址（C / A）总线可以减少存储器子系统中的引脚和信号线的数量。在一个实施例中，存储器控制器包括硬件逻辑以生成命令以经由多个通道访问多个存储器装置，并且输入/输出（I / O）电路将命令/地址（C / A）信息发送到多个存储器装置通过用于多个通道的单个C / A总线。在一个实施例中，双速选通信号线还可以减少存储器子系统中的引脚和信号线的数量。

2. 发明申请

WO2016144726A1 APPARATUSES AND METHODS FOR DATA MOVEMENT 审中-公开
标题翻译：数据移动的装置和方法
公开(公告)号：WO2016144726A1
公开(公告)日：2016-09-15
申请号：PCT/US2016/020834
申请日：2016-03-04
申请人： MICRON TECHNOLOGY, INC.
发明人： HUSH, Glen E. , PINNEY, David L.
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G06F3/0647 , G06F3/0604 , G06F3/0673 , G11C5/025 , G11C7/06 , G11C7/065 , G11C7/1006 , G11C7/1012 , G11C11/4087 , G11C11/4091 , G11C11/4093 , G11C11/4094 , G11C11/4096 , G11C11/4097 , G11C2207/10 , G11C2207/104
摘要： The present disclosure includes apparatuses and methods for data movement. An example apparatus comprises a memory device. The memory device includes an array of memory cells and sensing circuitry coupled to the array via a plurality of sense lines. The sensing circuitry includes a sense amplifier and a compute component coupled to a sense line and configured to implement operations. A controller in the memory device is configured to couple to the array and sensing circuitry. A shared I/O line in the memory device is configured to couple a source location and a destination location.
摘要翻译：本公开包括用于数据移动的装置和方法。示例性设备包括存储器设备。存储器件包括经由多个感测线耦合到阵列的存储器单元和感测电路的阵列。感测电路包括感测放大器和耦合到感测线并被配置为实现操作的计算组件。存储器件中的控制器被配置为耦合到阵列和感测电路。存储器设备中的共享I / O线被配置为耦合源位置和目的地位置。

3. 发明申请

WO2016098691A1 半導体装置、製造方法、電子機器审中-公开
标题翻译：导体器件，制造方法，电子器件
公开(公告)号：WO2016098691A1
公开(公告)日：2016-06-23
申请号：PCT/JP2015/084760
申请日：2015-12-11
申请人：ソニー株式会社
发明人：高橋　洋 , 荒川　朋文 , 石田　実
IPC分类号： H01L25/065 , G06F12/00 , G11C5/00 , G11C29/00 , H01L21/3205 , H01L21/768 , H01L23/522 , H01L25/07 , H01L25/18 , H01L27/146 , H04N5/369
CPC分类号： H01L25/0657 , G06F12/00 , G11C5/00 , G11C5/02 , G11C5/025 , G11C5/06 , G11C7/1012 , G11C7/16 , G11C8/10 , G11C29/00 , G11C29/70 , H01L21/3205 , H01L21/768 , H01L21/76898 , H01L23/481 , H01L23/522 , H01L23/528 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/118 , H01L27/146 , H01L27/14634 , H01L27/14636 , H01L2225/06541 , H01L2924/0002 , H03K19/017581 , H04N5/369 , H04N5/378 , H04N5/772 , H04N5/907 , H04N2005/2255 , H01L2924/00
摘要：　本技術は、半導体装置を積層し、積層された半導体装置を識別することができるようにする半導体装置、製造方法、電子機器に関する。複数の半導体装置と積層され、一体化される半導体装置であり、他の半導体装置と接続するための第１の貫通電極と、第１の貫通電極と内部の素子を接続する第２の貫通電極とを備え、第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている。第２の貫通電極は、積層されたときの積層位置を表す。積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定される。本技術は、メモリチップやFPGAチップに適用できる。
摘要翻译：本发明涉及一种半导体器件，其包括层叠在一起的多个半导体器件，并且允许识别层叠半导体器件，并且还涉及制造方法和电子器件。这种半导体器件包括层叠在一起并形成为单体的多个半导体器件，设置有用于连接到其它半导体器件的第一贯通电极和用于将内部元件连接到第一贯通电极的第二贯通电极，以及对于每个层叠半导体器件，第二贯通电极被布置在不同的位置。第二贯通电极表示层叠时的层叠位置。层叠后，层叠半导体器件的层叠方向的地址通过外部信号的写入来识别。本技术可以应用于存储芯片和FPGA芯片。

4. 发明申请

WO2012115744A1 IMPROVED WRITE BANDWIDTH IN A MEMORY CHARACTERIZED BY A VARIABLE WRITE TIME 审中-公开
标题翻译：在一个可变写入时间表示的存储器中改进写入带宽
公开(公告)号：WO2012115744A1
公开(公告)日：2012-08-30
申请号：PCT/US2012/022823
申请日：2012-01-27
申请人： INTERNATIONAL BUSINESS MACHINES CORP. , BIVENS, John A. , FRANCESCHINI, Michele M. , LASTRAS-MONTANO, Luis A.
发明人： BIVENS, John A. , FRANCESCHINI, Michele M. , LASTRAS-MONTANO, Luis A.
IPC分类号： G06F13/00
CPC分类号： G11C7/1012 , G06F2213/0038 , G11C13/0004 , G11C13/0069 , G11C2013/008
摘要： A memory system that includes a plurality of memory arrays having memory cells characterized by a variable write time. The memory system also includes a memory bus configured to receive write commands, and a plurality of data buffers configured to communicate with the memory arrays. The memory system further includes an address buffer configured to communicate with the memory arrays to store the write addresses. A mechanism configured to receive a write command and to split a data line received with the write command into a number of parts is also included in the memory system. The parts of the data line are stored in different data buffers and the writing of the parts of the data line to memory arrays at the write address is initiated. The write command is completed when write completion signals specifying the write address have been received from all of the memory arrays.
摘要翻译：一种存储器系统，其包括具有由可变写入时间表征的存储器单元的多个存储器阵列。存储器系统还包括被配置为接收写入命令的存储器总线以及被配置为与存储器阵列进行通信的多个数据缓冲器。存储器系统还包括配置为与存储器阵列通信以存储写入地址的地址缓冲器。被配置为接收写入命令并将用写入命令接收的数据线分割成多个部件的机构也包括在存储器系统中。数据线的部分存储在不同的数据缓冲器中，并且开始将写入地址的数据线的部分写入存储器阵列。当从所有存储器阵列接收到指定写入地址的写入完成信号时，写入命令完成。

5. 发明申请

WO2010101754A2 MEMORY INTERFACE WITH INTERLEAVED CONTROL INFORMATION 审中-公开
标题翻译：具有交互控制信息的记忆接口
公开(公告)号：WO2010101754A2
公开(公告)日：2010-09-10
申请号：PCT/US2010/025316
申请日：2010-02-25
申请人： RAMBUS INC. , WARE, Frederick, A.
发明人： WARE, Frederick, A.
IPC分类号： G11C7/10 , G11C7/22 , G11C8/04
CPC分类号： G11C7/1006 , G06F13/1647 , G11C7/1009 , G11C7/1012 , G11C8/04 , Y02D10/14
摘要： A memory system communicates at least partially temporally overlapping write-data sequences associated with independent column write accesses on data links from a memory controller to a memory device via bidirectional links. Each of these write-data sequences may be associated with a different bank set in the memory IC. These bank sets may be micro-threaded so that each bank set is independently addressable and can concurrently perform operations associated with independent commands, including simultaneous column read/write. Furthermore, temporally interleaved data-mask information for the write-data sequences may be communicated from the memory controller to the memory IC via a data-mask link, so that alternate bits in the interleaved data-mask information may correspond to different write sequences.
摘要翻译：存储器系统通过双向链路将与数据链路上的独立列写访问相关联的至少部分时间上重叠的写数据序列从存储器控制器传送到存储器设备。这些写入数据序列中的每一个可以与存储器IC中的不同的存储体组相关联。这些存储体组可以是微线程的，使得每个存储体集可独立地寻址，并且可以同时执行与独立命令相关联的操作，包括同时列读/写。此外，用于写数据序列的时间交织的数据掩码信息可以经由数据掩码链路从存储器控制器传送到存储器IC，使得交错数据掩码信息中的交替位可对应于不同的写序列。

6. 发明申请

WO2010029480A2 MEMORY CONTROLLER 审中-公开
标题翻译：内存控制器
公开(公告)号：WO2010029480A2
公开(公告)日：2010-03-18
申请号：PCT/IB2009/053873
申请日：2009-09-04
申请人： NXP B.V. , VINK, Jan
发明人： VINK, Jan
CPC分类号： G11C7/10 , G06F13/1694 , G11C7/1012 , G11C7/1066 , G11C2207/105
摘要： A memory controller 2 for controlling DDR SDRAM includes a physical layer block 10 connected to output pads 18 for driving the output pads with electrical signals, and a memory control block 12 for generating and receiving data signals, address signals and control signals and passing them to the physical layer block which converts these signals into the electrical signals actually transmitted from the controller. A multiplexer 16 is provided, not between the physical layer block 10 and the output pads 18, but between the memory control block 12 and the physical layer block 10.
摘要翻译：用于控制DDR SDRAM的存储器控制器2包括连接到用于用电信号驱动输出焊盘的输出焊盘18的物理层块10，以及用于产生和接收数据信号，地址信号和控制信号并将其传递到将这些信号转换成从控制器实际发送的电信号的物理层块。提供多路复用器16，而不是在物理层块10和输出焊盘18之间，而是在存储器控制块12和物理层块10之间。

7. 发明申请

WO2010002753A1 ADJUSTABLE READ LATENCY FOR MEMORY DEVICE PAGE-MODE ACCESS 审中-公开
标题翻译：用于存储器设备页面访问的可调整读取延迟
公开(公告)号：WO2010002753A1
公开(公告)日：2010-01-07
申请号：PCT/US2009/048991
申请日：2009-06-29
申请人： SANDISK 3D LLC , LIU, Tz-yi
发明人： LIU, Tz-yi
IPC分类号： G11C7/10
CPC分类号： G11C7/22 , G11C7/1012 , G11C7/1021 , G11C7/1039 , G11C7/1051 , G11C7/1063 , G11C2207/2272
摘要： A read process in a memory device is optimized. Sub-pages of a page of data are read from storage elements by an internal controller of the memory device at a read speed of the internal controller. At a specific time, the controller sets a READY signal to inform an external host to start reading out data from the buffer in a continuous burst, at the associated read speed of the host, which can differ from the controller's read speed, and asynchronous to the internal controller. The READY signal is set so that the host can complete its burst before the buffer runs out of data, while overall read time is minimized. The controller can also be configured for use with hosts having different read speeds. A host may communicate an identifier to the controller for use in determining an optimum time to set the READY signal.
摘要翻译：存储器件中的读取过程被优化。以内部控制器的读取速度由存储器件的内部控制器从存储元件读取数据页面的子页面。在特定时间，控制器设置READY信号以通知外部主机以连续脉冲串中的缓冲器读取数据，该数据以主机的相关读取速度与控制器的读取速度不同，并且异步到内部控制器。 READY信号被设置为使得主机可以在缓冲器用尽数据之前完成其突发，同时总体读取时间最小化。也可以将控制器配置为与具有不同读取速度的主机一起使用。主机可以向控制器通信标识符，以用于确定设置就绪信号的最佳时间。

8. 发明申请

WO2009027236A1 MEMOIRE PARTAGEE 审中-公开
标题翻译：共享内存
公开(公告)号：WO2009027236A1
公开(公告)日：2009-03-05
申请号：PCT/EP2008/060675
申请日：2008-08-14
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE , HARRAND, Michel
发明人： HARRAND, Michel
IPC分类号： G11C5/06 , G11C5/02 , G11C7/10 , G11C8/12
CPC分类号： G11C7/1075 , G11C5/02 , G11C7/1012 , G11C7/1048 , G11C2207/108
摘要： La présente invention concerne une mémoire partagée (20) réalisée sur une puce à base de semi-conducteurs. La mémoire partagée comporte : • un nombre entier m, supérieur à un, de bus de données (24); • m bus d'adresses et de contrôle (200); • m interfaces d'entrées/sorties (EP/SP, SP'), chaque interface d'entrée/sortie (EP/SP, SP') étant connectée à un des m bus de données (24) et à un des m bus d'adresse et de contrôle (200); • un nombre entier p, supérieur à un, de bancs mémoire (21, 22, 23), chaque banc mémoire (21, 22, 23) comprenant : - une mémoire (210, 220, 230), comportant une entrée/sortie de données (E/S) et une entrée d'adresses et de contrôle (E) commandée par chacun des bus d'adresses et de contrôle (200); un bloc de m commutateurs (214, 224, 234), chacun des m commutateurs (214, 224, 234) étant connecté d'une part à un bus de données mémoire (213, 223, 233), ledit bus de données mémoire (213, 223, 233) étant connecté à l'entrée/sortie de données (E/S) de la mémoire (210, 220, 230), et d'autre part à l'un des m bus de données (24). La mémoire partagée (20) trouve notamment son application dans le domaine de la microélectronique.
摘要翻译：本发明涉及一种在半导体芯片上制造的共享存储器（20）。共享存储器包括：数据总线（24）的数字m，其大于1的整数; m地址和控制总线（200）; m个输入/输出接口（EP / SP，SP'），每个输入/输出接口（EP / SP，SP'）连接到m个数据总线（24）之一，并连接到m个地址和控制总线 200）; 每个存储器插槽（21,22,23）包括：包括数据输入/输出的存储器（210,220,230）的存储器插槽（21,22,23）的数字p，其高于1的整数，（E / S）和由每个地址和控制总线（200）控制的地址和控制输入（E）; 一组m个开关（214,224,234），m个开关（214,224,234）中的每一个一方面连接到存储器数据总线（213,223,233），所述存储器数据总线（213,223,233）连接到存储器（210,220,230）的数据输入/输出（E / S），另一方面连接到m个数据总线（24）中的一个。共享存储器可以特别用于微电子领域。

9. 发明申请

WO2006041790A3 COLUMN DECODING ARCHITECTURE FOR FLASH MEMORIES 审中-公开
标题翻译：闪存记忆体解码架构
公开(公告)号：WO2006041790A3
公开(公告)日：2007-11-15
申请号：PCT/US2005035528
申请日：2005-09-30
申请人： ATMEL CORP , SIVERO STEFANO , BARTOLI SIMONE , TASSAN CASER FABIO , RIVA REGGIORI RICCARDO
发明人： SIVERO STEFANO , BARTOLI SIMONE , TASSAN CASER FABIO , RIVA REGGIORI RICCARDO
IPC分类号： G11C8/00
CPC分类号： G11C7/1051 , G11C7/1012 , G11C7/1021 , G11C16/24
摘要： An improved method and device for column decoding for flash memory devices utilizes a burst page with a length greater than the length of a logical page. When a misalignment of an initial address occurs, valid reads across logical page boundaries are possible. The memory device enters the wait state only when a read crosses a burst page boundary. This minimizes the amount of time in which the memory device enters the wait state. In the preferred embodiment, this is achieved with a different management of the control signals that feed the third level of a three-level decoding stage column decoder. Changes to the architecture or in the number of column decoder selectors are not required. The memory access time during synchronous reads is thus improved.
摘要翻译：用于闪存器件的列解码的改进方法和设备利用长度大于逻辑页长度的突发页。当发生初始地址的错位时，跨逻辑页面边界的有效读取是可能的。只有当读取跨越突发页面边界时，存储器件才进入等待状态。这使存储器件进入等待状态的时间量最小化。在优选实施例中，这通过对馈送三电平解码级列解码器的第三电平的控制信号的不同管理来实现。不需要对架构或列解码器选择器的数量进行更改。因此，同步读取期间的存储器访问时间得到改善。

10. 发明申请

WO2007125519A2 LATENCY OPTIMIZED RESYNCHRONIZATION SOLUTION FOR DDR/DDR2 SDRAM READ PATH 审中-公开
标题翻译：用于DDR / DDR2 SDRAM读取路径的优化优化解决方案
公开(公告)号：WO2007125519A2
公开(公告)日：2007-11-08
申请号：PCT/IB2007051617
申请日：2007-05-02
申请人： KONINKL PHILIPS ELECTRONICS NV , VINK JAN
发明人： VINK JAN
IPC分类号： G11C7/10 , G11C7/22 , G11C11/4076 , G11C11/4093 , G11C11/4096
CPC分类号： G11C7/22 , G11C7/1012 , G11C7/1051 , G11C7/106 , G11C7/1066 , G11C7/1072 , G11C11/4076 , G11C11/4093 , G11C11/4096
摘要： An apparatus for synchronizing memory data signals is provided. The apparatus comprises a first interface circuit (110) that is configured to generate a differential clock signal in a strobe domain and to convey a data signal to a data bus (110), a second interface circuit (120) in a clock domain that is configured to receive the data signal (170) from the data bus and a synchronization circuit that is configured to adjust the data signal (170) between the strobe domain and the clock domain such that integrity of information encoded by the data signal is preserved. Methods of using the apparatus are also disclosed.
摘要翻译：提供了一种用于同步存储器数据信号的装置。该装置包括第一接口电路（110），其被配置为在选通域中产生差分时钟信号并将数据信号传送到时钟域中的数据总线（110），第二接口电路（120）被配置为从所述数据总线接收所述数据信号（170），以及同步电路，其被配置为调整所述选通域和所述时钟域之间的数据信号（170），从而保持由所述数据信号编码的信息的完整性。还公开了使用该装置的方法。

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