专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2017155951A1 INTEGRATED CONTROL OF WRITE-ONCE DATA STORAGE DEVICES 审中-公开
标题翻译：一次写入数据存储设备的集成控制
公开(公告)号：WO2017155951A1
公开(公告)日：2017-09-14
申请号：PCT/US2017/021096
申请日：2017-03-07
申请人： BURLYWOOD, LLC
发明人： EARHART, Tod Roland
IPC分类号： G06F12/06
CPC分类号： G06F3/0604 , G06F3/0652 , G06F3/0655 , G06F3/0688 , G06F16/181 , G11C13/0004 , G11C16/0458 , G11C16/16 , G11C16/22 , G11C16/26 , G11C16/3413 , G11C16/3427 , G11C16/3495 , G11C17/146 , G11C17/16 , G11C17/18 , G11C29/12
摘要： Storage devices, storage controllers, and apparatuses are provided for providing onetime writeable storage devices. In an implementation, a storage device may include a data storage medium including data storage locations and a controller. The controller is coupled to the data storage medium and is configured to receive at least write operations for storage of data onto the data storage medium. The controller is further configured to provide a write-once mode of operation that prevents the data written to ones of the data storage locations of the data storage medium from being overwritten or erased by further data directed for storage to the ones of the data storage locations.
摘要翻译：存储设备，存储控制器和设备被提供用于提供一次性可写存储设备。在一个实现中，存储设备可以包括包括数据存储位置和控制器的数据存储介质。控制器耦合到数据存储介质并且被配置为至少接收用于将数据存储到数据存储介质上的写入操作。控制器进一步被配置为提供一次写入操作模式，其防止写入数据存储介质的数据存储位置之一的数据被导向用于存储到数据存储位置中的一些数据存储位置的进一步数据覆盖或擦除

2. 发明申请

WO2017133027A1 采用串联高压隔断的高可靠一次性编程存储器审中-公开
公开(公告)号：WO2017133027A1
公开(公告)日：2017-08-10
申请号：PCT/CN2016/074008
申请日：2016-02-18
申请人：四川凯路威电子有限公司
发明人：彭泽忠 , 毛军华 , 廖旭阳
IPC分类号： G11C17/16
CPC分类号： G11C17/16
摘要：采用串联高压隔断的高可靠一次性编程存储器，涉及集成电路技术，包括第一MOS管（1）、第二MOS管（2）、反熔丝元件（4），第一MOS管（1）的栅端接第二连接线（WS），其第一连接端接第二MOS管（2）的栅端及限压器件（3），第二连接端接第三连接线（BL）；第二MOS管（2）的第一连接端接第四连接线（BR），第二连接端接第三连接线（BL），其栅端接限压器件（3）和第一MOS管（1）的第二连接端；还包括一个限压器件（3），其具有一个控制端和两个连接端，其控制端连接一条控制信号线（WB），其一个连接端通过反熔丝器件（4）接第一连接线（WP），另一个连接端连接第二MOS管（2）的栅端。由此，解决了现有技术的高压冲击所引起的关键路径的器件损坏、退化等难题，避免了可能导致的漏电隐患。

3. 发明申请

WO2017078884A1 ELECTRIC FUSE CURRENT SENSING SYSTEMS AND MONITORING METHODS 审中-公开
标题翻译：电熔丝电流传感系统和监测方法
公开(公告)号：WO2017078884A1
公开(公告)日：2017-05-11
申请号：PCT/US2016/055708
申请日：2016-10-06
申请人： COOPER TECHNOLOGIES COMPANY
发明人： KOTHEKAR, Milind Suresh , SHARMA, Santosh Kumar , DOUGLASS, Robert Stephen
IPC分类号： G01R31/07 , G01R31/08 , H02H3/04
CPC分类号： G01R19/32 , G01R1/04 , G01R15/146 , G01R19/0092 , G01R27/16 , G01R31/07 , G01R31/08 , G06K7/10366 , G06K7/1413 , G11C17/16 , G11C17/18 , G11C29/027 , G11C29/50008 , G11C2029/0409 , H01H85/048 , H01H85/165 , H02H1/0007 , H02H1/0038 , H02H3/08
摘要： Electrical current sensing and monitoring methods include connecting sensing a voltage across a conductor having a non-linear resistance such as a fuse element. The current flowing in the conductor is calculated based on at least a first detected state of the sensed voltage and a thermal equilibrium characterization of the conductor.
摘要翻译：电流感测和监测方法包括连接感测具有非线性电阻的导体（诸如熔丝元件）两端的电压。基于感测电压的至少第一检测状态和导体的热平衡表征来计算导体中流动的电流。

4. 发明申请

WO2015177593A1 MULTI-CORE DATA ARRAY POWER GATING CACHE RESTORAL PROGRAMMING MECHANISM 审中-公开
标题翻译：多核心数据阵列功率调节缓存编程机制
公开(公告)号：WO2015177593A1
公开(公告)日：2015-11-26
申请号：PCT/IB2014/003198
申请日：2014-12-12
申请人： VIA ALLIANCE SEMICONDUCTOR CO., LTD.
发明人： HENRY, G., Glenn , JAIN, Dinesh, K. , GASKINS, Stephan
IPC分类号： G11C17/18 , G11C29/00
CPC分类号： G06F12/0893 , G06F1/3275 , G06F8/66 , G06F9/4403 , G06F12/0811 , G06F12/12 , G06F15/177 , G06F2212/222 , G06F2212/283 , G06F2212/601 , G11C7/20 , G11C17/16 , G11C17/18 , G11C2029/4402
摘要： An apparatus including a device programmer (310), a stores (1130), and a plurality of cores (332; 1101). The device programmer (310) programs a semiconductor fuse array (336) with compressed configuration data for a plurality of cores (332; 1101) disposed on a die (330). The stores (1130) has a plurality of sub-stores (1131; 1132; 1133; 1134) that each correspond to each of the plurality of cores (1101), where one of the plurality of cores (1101) is configured to access the semiconductor fuse array (336) upon power- up/reset to read and decompress the configuration data, and to store a plurality of decompressed configuration data sets for one or more cache memories (1102) within the each of the plurality of cores (1101) in the plurality of sub-stores (1131; 1132; 1133; 1134). The plurality of cores each has sleep logic (1106) that is configured to subsequently access a corresponding one of the each of the plurality of sub-stores (1131; 1132; 1133; 1134) to retrieve and employ the decompressed configuration data sets to initialize the one or more caches (1102) following a power gating event.
摘要翻译：一种包括设备编程器（310），存储器（1130）和多个核心（332; 1101）的设备。器件编程器（310）用设置在管芯（330）上的多个芯（332; 1101）的压缩配置数据来编程半导体熔丝阵列（336）。存储器（1130）具有多个子存储器（1131; 1132; 1133; 1134），每个子存储器对应于多个核心（1101）中的每一个，多个核心（1101）中的一个被配置为访问在上电/复位时，半导体熔丝阵列（336）读取和解压缩配置数据，并且存储多个解压缩的配置数据集，用于在多个核心（1101）内的每一个内部的一个或多个高速缓冲存储器（1102）在多个子商店中（1131; 1132; 1133; 1134）。多个核心各具有休眠逻辑（1106），其被配置为随后访问多个子存储（1131; 1132; 1133; 1134）中的每一个子对象的对应的一个，以检索和使用解压缩的配置数据集来初始化在电源门控事件之后的一个或多个高速缓存（1102）。

5. 发明申请

WO2015149182A1 ANTI-FUSE MEMORY CELL 审中-公开
标题翻译：防静电记忆体细胞
公开(公告)号：WO2015149182A1
公开(公告)日：2015-10-08
申请号：PCT/CA2015/050266
申请日：2015-04-02
申请人： SIDENSE CORPORATION
发明人： KURJANOWICZ, Wlodek
IPC分类号： H01L21/02 , G11C17/16 , H01L21/316 , H01L21/8247 , H01L27/115
CPC分类号： G11C17/16 , H01L21/823462 , H01L23/5252 , H01L27/11206
摘要： An anti-fuse memory cell having a variable thickness gate oxide. The variable thickness gate oxide is formed by depositing a first oxide over a channel region of the anti-fuse memory cell, removing the first oxide in a thin oxide area of the channel region, and then thermally growing a second oxide in the thin oxide area. The remaining first oxide defines a thick oxide area of the channel region. The second oxide growth occurs under the remaining first oxide, but at a rate less than thermal oxide growth in the thin oxide area. This results in a combined thickness of the first oxide and the second oxide in the thick oxide area being greater than second oxide in the thin oxide area.
摘要翻译：具有可变厚度栅极氧化物的反熔丝存储单元。可变厚度栅极氧化物是通过在抗熔丝存储单元的沟道区域上沉积第一氧化物，去除沟道区域的薄氧化物区域中的第一氧化物，然后在薄氧化物区域中热生长第二氧化物。剩余的第一氧化物限定沟道区的厚氧化物区域。第二氧化物生长发生在剩余的第一氧化物之下，但是以低于薄氧化物区域中的氧化物生长的速率发生。这导致厚氧化物区域中的第一氧化物和第二氧化物的组合厚度大于薄氧化物区域中的第二氧化物。

6. 发明申请

WO2014123778A1 SYSTEM AND METHOD OF PROGRAMMING A MEMORY CELL 审中-公开
标题翻译：编程存储器单元的系统和方法
公开(公告)号：WO2014123778A1
公开(公告)日：2014-08-14
申请号：PCT/US2014/014132
申请日：2014-01-31
申请人： QUALCOMM INCORPORATED
发明人： LI, Xia , YANG, Bin
IPC分类号： G11C17/16
CPC分类号： G11C17/18 , G06F17/5045 , G11C5/06 , G11C5/146 , G11C7/12 , G11C11/40 , G11C11/404 , G11C11/5692 , G11C16/04 , G11C17/16 , G11C2211/4016
摘要： A method includes selectively creating a first breakdown condition and a second breakdown condition at a semiconductor transistor structure. The first breakdown condition is between a source overlap region of the semiconductor transistor structure and a gate of the semiconductor transistor structure. The second breakdown condition is between a drain overlap region of the semiconductor transistor structure and the gate.
摘要翻译：一种方法包括在半导体晶体管结构中选择性地产生第一击穿条件和第二击穿条件。第一击穿条件在半导体晶体管结构的源极重叠区域和半导体晶体管结构的栅极之间。第二击穿条件在半导体晶体管结构的漏极重叠区域和栅极之间。

7. 发明申请

WO2014009247A1 ANTIFUSE 审中-公开
标题翻译：反熔丝
公开(公告)号：WO2014009247A1
公开(公告)日：2014-01-16
申请号：PCT/EP2013/064138
申请日：2013-07-04
申请人： SOITEC
发明人： HOFMANN, Franz
IPC分类号： H01L27/10 , H01L23/525 , H01L27/12 , G11C17/16 , H01L27/112
CPC分类号： H01L27/11206 , G11C17/16 , H01L23/5252 , H01L27/101 , H01L27/11286 , H01L27/1203 , H01L2924/0002 , H01L2924/00
摘要： The present invention relates to a semiconductor structure (1000A), comprising: a first semiconductor layer (1140); and a first program transistor (5200) and a first select transistor (1300) implementing a first antifuse cell (1000A), wherein the first semiconductor layers acts as the body (1301) of the first program transistor and as the body (1301) of the first select transistor; wherein a gate (5210) of the first program transistor and a gate (1160, 1161) of the first select transistor are on different sides of the first semiconductor layer.
摘要翻译：本发明涉及一种半导体结构（1000A），包括：第一半导体层（1140）; 以及实现第一反熔丝电池（1000A）的第一编程晶体管（5200）和第一选择晶体管（1300），其中第一半导体层用作第一编程晶体管的主体（1301），并且作为第一半导体层的主体（1301）第一选择晶体管; 其中所述第一编程晶体管的栅极（5210）和所述第一选择晶体管的栅极（1160,1161）在所述第一半导体层的不同侧上。

8. 发明申请

WO2012018918A2 GENERATING A NON-REVERSIBLE STATE AT A BITCELL HAVING A FIRST MAGNETIC TUNNEL JUNCTION AND A SECOND MAGNETIC TUNNEL JUNCTION 审中-公开
标题翻译：在具有第一磁性隧道接头和第二磁性隧道接头的位置处产生不可逆状态
公开(公告)号：WO2012018918A2
公开(公告)日：2012-02-09
申请号：PCT/US2011/046429
申请日：2011-08-03
申请人： QUALCOMM INCORPORATED , RAO, Hari, M. , KIM, Jung, Pill , KANG, Seung, H. , ZHU, Xiaochun , KIM, Tae, Hyun , LEE, Kangho , LI, Xia , HSU, Wah, Nam , HAO, Wuyang , SUH, Jungwon , YU, Nicholas, K. , NOWAK, Matthew, Michael , MILLENDORF, Steven, M. , ASHKENAZI, Asaf
发明人： RAO, Hari, M. , KIM, Jung, Pill , KANG, Seung, H. , ZHU, Xiaochun , KIM, Tae, Hyun , LEE, Kangho , LI, Xia , HSU, Wah, Nam , HAO, Wuyang , SUH, Jungwon , YU, Nicholas, K. , NOWAK, Matthew, Michael , MILLENDORF, Steven, M. , ASHKENAZI, Asaf
IPC分类号： G11C17/16
CPC分类号： G11C11/16 , G11C11/14 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C17/02 , G11C17/16 , G11C29/027
摘要： A method of generating a non-reversible state at a bitcell having a first magnetic tunnel junction (MTJ) and a second MTJ includes applying a program voltage to the first MTJ of the bitcell without applying the program voltage to the second MTJ of the bitcell. A memory device includes a bitcell having a first MTJ and a second MTJ and programming circuitry configured to generate a non-reversible state at the bitcell by applying a program signal to a selected one of the first MTJ and the second MTJ of the bitcell.
摘要翻译：在具有第一磁性隧道结（MTJ）和第二MTJ的位单元处产生不可逆状态的方法包括将编程电压施加到位单元的第一MTJ，而不将编程电压施加到位单元的第二MTJ。存储器件包括具有第一MTJ和第二MTJ的位单元以及被配置为通过将程序信号施加到位单元的第一MTJ和第二MTJ中的所选择的一个而在位单元处产生不可逆状态的编程电路。

9. 发明申请

WO2011084215A1 ANTIFUSE PROGRAMMABLE MEMORY ARRAY 审中-公开
标题翻译：防伪可编程存储器阵列
公开(公告)号：WO2011084215A1
公开(公告)日：2011-07-14
申请号：PCT/US2010/054919
申请日：2010-11-01
申请人： INTEL CORPORATION , CHEN, Zhanping , KULKARNI, Sarvesh H. , ZHANG, Kevin
发明人： CHEN, Zhanping , KULKARNI, Sarvesh H. , ZHANG, Kevin
IPC分类号： G11C29/04 , G11C16/34 , G11C16/30
CPC分类号： G11C17/16 , G11C17/18
摘要： Techniques and circuitry are disclosed for efficiently implementing programmable memory array circuit architectures, such as PROM, OTPROM, and other such programmable non-volatile memories. The circuitry employs an antifuse scheme that includes an array of memory bitcells, each containing a program device and an antifuse element configured with current path isolation well and for storing the memory cell state. The bitcell configuration, which can be used in conjunction with column/row select circuitry, power selector circuitry, and/or readout circuitry, allows for high-density memory array circuit designs and layouts.
摘要翻译：公开了用于有效实现诸如PROM，OTPROM和其它这样的可编程非易失性存储器的可编程存储器阵列电路架构的技术和电路。电路采用反熔丝方案，其包括存储位单元阵列，每个存储器单元包含程序设备和配置有电流路径隔离阱并用于存储存储单元状态的反熔丝元件。可以与列/行选择电路，功率选择器电路和/或读出电路结合使用的位单元配置允许高密度存储器阵列电路设计和布局。

10. 发明申请

WO2011078917A1 REWRITABLE MEMORY DEVICE WITH MULTI-LEVEL, WRITE-ONCE MEMORY CELLS 审中-公开
标题翻译：具有多级一体化存储器单元的可恢复存储器件
公开(公告)号：WO2011078917A1
公开(公告)日：2011-06-30
申请号：PCT/US2010/055547
申请日：2010-11-05
申请人： SANDISK CORPORATION , SCHEUERLEIN, Roy, E. , FASOLI, Luca
发明人： SCHEUERLEIN, Roy, E. , FASOLI, Luca
IPC分类号： G11C11/56 , G11C16/34 , G11C17/16
CPC分类号： G11C11/5692 , G11C16/349 , G11C17/16 , G11C2211/5641 , G11C2211/5646
摘要： The embodiments described herein are directed to a memory device with multi level, write-once memory cells. In one embodiment, a memory device has a memory array comprising a plurality of multi-level write-once memory cells, wherein each memory cell is programmable to one of a plurality of resistivity levels. The memory device also contains circuitry configured to select a group of memory cells from the memory array, and read a set of flag bits associated with the group of memory cells. The set of flag bits indicate a number of times the group of memory cells has been written to. The circuitry is also configured to select a threshold read level appropriate for the number of times the group of memory cells has been written to, and for each memory cell in the group, read the memory cell as an unprogrammed single-bit memory cell or as a programmed single-bit memory cell based on the selected threshold read level.
摘要翻译：这里描述的实施例涉及具有多级，一次写入存储器单元的存储器件。在一个实施例中，存储器装置具有包括多个多级一次写入存储器单元的存储器阵列，其中每个存储器单元可编程为多个电阻率水平中的一个。存储器件还包含被配置为从存储器阵列中选择一组存储器单元的电路，并且读取与该组存储器单元相关联的一组标志位。该组标志位指示存储器单元组被写入的次数。电路还被配置为选择适合于已经写入存储器单元组的次数的阈值读取电平，并且对于组中的每个存储器单元，读取作为未编程的单位存储器单元的存储器单元或者作为基于所选择的阈值读取电平的编程的单位存储器单元。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式