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1. 发明申请

WO2016049606A1 METHODS OF RETAINING AND REFRESHING DATA IN A THYRISTOR RANDOM ACCESS MEMORY 审中-公开
标题翻译：保持和刷新数据在方法随机存取存储器中的方法
公开(公告)号：WO2016049606A1
公开(公告)日：2016-03-31
申请号：PCT/US2015/052505
申请日：2015-09-25
申请人： KILOPASS TECHNOLOGY, INC.
发明人： LUAN, Harry , BATEMAN, Bruce , AXELRAD, Valery , CHENG, Charlie
IPC分类号： G11C11/34
CPC分类号： H01L27/1027 , G06F11/1048 , G11C11/39 , G11C11/4026 , G11C11/406 , G11C11/4067 , G11C11/408 , G11C11/4094 , H01L21/76 , H01L21/76224 , H01L27/1023 , H01L29/66121 , H01L29/87
摘要： A volatile memory array using vertical thyristors is disclosed together with methods of operating the array to read, write, retain and refresh data stored therein.
摘要翻译：公开了使用垂直晶闸管的易失性存储器阵列以及操作阵列以读取，写入，保留和刷新存储在其中的数据的方法。

2. 发明申请

WO2014132865A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014132865A1
公开(公告)日：2014-09-04
申请号：PCT/JP2014/053966
申请日：2014-02-20
申请人：ピーエスフォールクスコエスエイアールエル , 利穂吉郎 , 野田浩正
发明人：利穂　吉郎 , 野田　浩正
IPC分类号： G11C11/408
CPC分类号： G11C11/4087 , G11C11/408 , G11C11/4097
摘要：　本発明はマルチバンク構成を持つ複数のメモリセルアレイを含む半導体装置に適用され、複数のバンクはそれぞれ複数のサブバンクに分割されてサブバンク毎に、カラム選択信号を生成するカラム系制御回路が備えられる。前記カラム系制御回路は、入力アドレスに含まれるカラムアドレス、前記複数のサブバンクの一つを選択するための所定のロウアドレスに応じてカラムデコーダに対して制御信号を出力するカラムプリデコーダ部と、カラムアクセスに際し、前記所定のロウアドレスで非選択とされたサブバンクである場合、そのカラムプリデコーダ部を非アクティブにするゲート回路手段と、を備える。
摘要翻译：本发明应用于包括具有多存储体配置的多个存储单元阵列的半导体器件，其中多个存储体被分成多个子存储体，并且对于每个子存储体，列控制提供产生列选择信号的电路。列控制电路设置有：列预解码器单元，其根据输入地址中包括的列地址和用于选择多个子行中的一个的预定行地址将控制信号输出到列解码器; 以及门电路装置，其在执行列存取时，如果所述子库尚未被所述预定行地址选择，则使所述列预解码器单元无效。

3. 发明申请

WO2013062596A1 ROW SHIFTING SHIFTABLE MEMORY 审中-公开
标题翻译：滚动移位存储器
公开(公告)号：WO2013062596A1
公开(公告)日：2013-05-02
申请号：PCT/US2011/058462
申请日：2011-10-28
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. , MURALIMANOHAR, Naveen , BOEHM, Hans
发明人： MURALIMANOHAR, Naveen , BOEHM, Hans
IPC分类号： G11C19/00 , G11C7/10
CPC分类号： G11C11/4094 , G11C7/1006 , G11C11/408 , G11C11/418 , G11C11/419 , G11C19/188 , G11C19/287
摘要： A shiftable memory employs row shifting to shift data along a row. The shiftable memory includes memory cells arranged as a plurality of rows and a plurality of columns. The shiftable memory further includes shift logic to shift data from an output of a first column to an input of a second column. The shifted data is provided by a memory cell of the first column in a selected row. The shifted data is received and stored by a memory cell in the selected row of the second column. The shift logic facilitates shifting data along the selected row.
摘要翻译：可移位存储器使用行移位来沿着一行移位数据。可移位存储器包括布置成多行和多列的存储单元。可移位存储器还包括移位逻辑以将数据从第一列的输出移位到第二列的输入。移位的数据由选定行中的第一列的存储单元提供。移位的数据由第二列的所选行中的存储单元接收和存储。移位逻辑有助于沿所选择的行移动数据。

4. 发明申请

WO1992009084A1 SEMICONDUCTOR MEMORY HAVING HIGH-SPEED ADDRESS DECODER 审中-公开
标题翻译：具有高速地址解码器的半导体存储器
公开(公告)号：WO1992009084A1
公开(公告)日：1992-05-29
申请号：PCT/JP1991001563
申请日：1991-11-15
申请人： FUJITSU LIMITED , FUJITSU VLSI LIMITED , KAWAMOTO, Satoru
发明人： FUJITSU LIMITED , FUJITSU VLSI LIMITED
IPC分类号： G11C11/406
CPC分类号： G11C8/00 , G11C11/406 , G11C11/408
摘要： A semiconductor memory comprising a memory cell array (1), a first address bus (2) for transferring external address signals, a second address bus (3) for transferring internal address signals, an address decoder (4), and a controller (5); wherein the address decoder (4) includes a decoding section (4A) for decoding the address signal inputted to the address decoder (4) to select the predetermined word line of the memory cell array (1) and a changing section (4B) for changing the address signal to be inputted to the decoding section (4A) to the external or internal address signal by selecting either of the first and second address buses (2 and 3). Thus, it is possible to decrease the transfer time by transferring the external and internal address signals to the address decoder (4) through the first and second address buses (2 and 3) in accordance with an address activation signal before operation mode is decided and accelerate the access time of the memory cell by decreasing the decoding time.

5. 发明申请

WO2017175392A1 半導体記憶装置审中-公开
标题翻译：半导体存储器件
公开(公告)号：WO2017175392A1
公开(公告)日：2017-10-12
申请号：PCT/JP2016/061582
申请日：2016-04-08
申请人：ウルトラメモリ株式会社
发明人：山田　康利 , 大石　晃久
IPC分类号： G11C11/406
CPC分类号： G11C11/40603 , G11C11/408
摘要：ＤＲＡＭのチップ面積を大きく増大させずに、ＲｏｗＨａｍｍｅｒ問題を解決する仕組みを実現することを目的とする。　複数のメモリセルを備えたメモリ部と、アクティブコマンドとそのアドレスを受信し、アドレスを、アクティブコマンドを受信する度にラッチし保持するアドレスラッチ部と、リフレッシュコマンドを受信した場合に、正規リフレッシュ動作をメモリアクセス制御部に指示するとともに、前記アドレスラッチ部がラッチしたアドレスの近傍のアドレスに対して割込みリフレッシュ動作をメモリアクセス制御部に指示するリフレッシュ制御部と、リフレッシュ制御部からの指示に基づき、正規リフレッシュ動作及び割込リフレッシュをメモリ部に対して実行するメモリアクセス制御部と、を含む半導体記憶装置である。
摘要翻译：目标是实现一种解决RowHammer问题的机制，而不会大大增加DRAM芯片面积。具有多个存储单元的存储单元，接收地址激活命令，地址，和用于锁存每持有它接收到有效命令时地址锁存单元，在接收到刷新命令时，定期刷新操作刷新控制单元，所述刷新控制单元指示所述存储器访问控制单元对由所述地址锁存单元锁存的地址附近的地址执行中断刷新操作; 以及存储访问控制单元，用于在存储单元上执行正常刷新操作和中断刷新。

6. 发明申请

WO2015149037A1 MOST ACTIVATED MEMORY PORTION HANDLING 审中-公开
标题翻译：最激活的记忆部分处理
公开(公告)号：WO2015149037A1
公开(公告)日：2015-10-01
申请号：PCT/US2015/023201
申请日：2015-03-28
申请人： SYNOPSYS, INC.
发明人： GREENBERG, Marc, Adam , GULTOPRAK, Gokhan
IPC分类号： G11C8/06 , G11C7/10
CPC分类号： G11C11/406 , G11C11/408 , G11C15/00
摘要： Activation of portions of a memory is tracked to allow an affected portion of the memory to be refreshed before it is corrupted by multiple activations. An address for the accessed portion of memory, called the aggressor row, is compared to addresses stored in a content addressable memory (CAM). If the address is not already stored in the CAM, it is stored, casting out another address if necessary, and a count based on an Others value is stored in the CAM with the address. If the address is already stored in the CAM, its associated count is incremented. If a count associated with an address exceeds a threshold based on a maximum activation count, another portion of memory, such as a victim row of memory adjacent to the aggressor row of memory, is refreshed, and the count reset.
摘要翻译：跟踪存储器的部分的激活以允许存储器的受影响部分在被多次激活损坏之前被刷新。称为侵略者行的被访问部分的地址与存储在内容可寻址存储器（CAM）中的地址进行比较。如果地址尚未存储在CAM中，则存储该地址，如有必要，将另外的地址进行存储，并将基于其他值的计数存储在具有地址的CAM中。如果地址已存储在CAM中，则其相关计数将递增。如果与地址关联的计数超过基于最大激活计数的阈值，则刷新存储器的另一部分存储器（例如与存储器的侵入行相邻的存储器的受害行），并且计数复位。

7. 发明申请

WO2015047304A1 REFRESH ROW ADDRESS 审中-公开
标题翻译：刷新地址
公开(公告)号：WO2015047304A1
公开(公告)日：2015-04-02
申请号：PCT/US2013/062233
申请日：2013-09-27
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： BENEDICT, Melvin K.
IPC分类号： G11C11/408 , G11C11/4063
CPC分类号： G06F3/0619 , G06F3/0653 , G06F3/0673 , G06F12/12 , G06F12/123 , G11C7/02 , G11C11/40611 , G11C11/408 , G11C2211/4065
摘要： A table may include first and second row addresses that are adjacent an activated row address. A first counter of the first row address may be incremented if the activated row address is not included in the table. A second counter of the second row address may also be incremented if the activated row address is not included in the table. The first row address may be refreshed if the first counter exceeds a counter threshold. The second row address may be refreshed if the second counter exceeds the counter threshold.
摘要翻译：表可以包括与激活的行地址相邻的第一和第二行地址。如果激活的行地址不包括在表中，则第一行地址的第一个计数器可以递增。如果激活的行地址不包括在表中，则第二行地址的第二计数器也可以递增。如果第一计数器超过计数器阈值，则可以刷新第一行地址。如果第二个计数器超过计数器阈值，则可以刷新第二行地址。

8. 发明申请

WO2014084917A1 ROW HAMMER MONITORING BASED ON STORED ROW HAMMER THRESHOLD VALUE 审中-公开
标题翻译：基于存储的RAM HAMMER阈值的ROW HAMMER监测
公开(公告)号：WO2014084917A1
公开(公告)日：2014-06-05
申请号：PCT/US2013/048634
申请日：2013-06-28
申请人： INTEL CORPORATION , BAINS, Kuljit , HALBERT, John B.
发明人： BAINS, Kuljit , HALBERT, John B.
IPC分类号： G11C29/00 , G11C11/4063 , G11C7/10
CPC分类号： G11C11/40611 , G06F13/1636 , G11C7/24 , G11C11/4078 , G11C11/408 , G11C29/50 , G11C29/50012
摘要： Detection logic of a memory subsystem obtains a threshold for a memory device that indicates a number of accesses within a time window that causes risk of data corruption on a physically adjacent row. The detection logic obtains the threshold from a register that stores configuration information for the memory device, and can be a register on the memory device itself and/or can be an entry of a configuration storage device of a memory module to which the memory device belongs. The detection logic determines whether a number of accesses to a row of the memory device exceeds the threshold. In response to detecting the number of accesses exceeds the threshold, the detection logic can generate a trigger to cause the memory device to perform a refresh targeted to a physically adjacent victim row.
摘要翻译：存储器子系统的检测逻辑获得存储器设备的阈值，该存储器设备指示在时间窗口内的数量的访问，导致物理上相邻的行上的数据损坏风险。检测逻辑从存储器件的配置信息的寄存器获得阈值，并且可以是存储器件本身的寄存器和/或可以是存储器件所属的存储器模块的配置存储设备的条目。检测逻辑确定对存储器件的行的访问次数是否超过阈值。响应于检测到的访问次数超过阈值，检测逻辑可以产生触发以使存储器件执行针对物理上相邻的受害者行的刷新。

9. 发明申请

WO2013025262A3 MEMORY DEVICES AND METHODS FOR HIGH RANDOM TRANSACTION RATE 审中-公开
标题翻译：用于高随机交易速率的存储器件和方法
公开(公告)号：WO2013025262A3
公开(公告)日：2014-05-08
申请号：PCT/US2012032645
申请日：2012-04-06
申请人： CYPRESS SEMICONDUCTOR , MAHESHWARI DINESH , BARBARA BRUCE , MARINO JOHN
发明人： MAHESHWARI DINESH , BARBARA BRUCE , MARINO JOHN
IPC分类号： G06F13/00
CPC分类号： G11C11/4076 , G11C7/1039 , G11C7/1075 , G11C7/1087 , G11C7/1093 , G11C7/22 , G11C7/222 , G11C8/12 , G11C8/16 , G11C8/18 , G11C11/408 , G11C11/418 , G11C11/419
摘要： A memory device can include a plurality of double data rate data (DDR) ports, each configured to receive write data and output read data on a same set of data lines independently and concurrently in synchronism with at least a first clock signal; an address port configured to receive address values on consecutive, different transitions of a second clock, each address value corresponding to an access on a different one of the data ports; and a memory array section comprising a plurality of banks, each bank providing pipelined access to storage locations therein.
摘要翻译：存储器设备可以包括多个双数据速率数据（DDR）端口，每个双重数据速率数据（DDR）端口被配置为在至少第一时钟信号的同时独立地并行地接收写入数据并在同一组数据线上输出读取数据; 地址端口，被配置为在第二时钟的连续不同转换上接收地址值，每个地址值对应于在不同的数据端口上的访问; 以及包括多个存储体的存储器阵列部分，每个存储体提供对其中的存储位置的流水线访问。

10. 发明申请

WO2014030758A1 マルチワード状態を防ぐ半導体装置审中-公开
标题翻译：防止多媒体状态的半导体器件
公开(公告)号：WO2014030758A1
公开(公告)日：2014-02-27
申请号：PCT/JP2013/072636
申请日：2013-08-20
申请人：ピーエスフォールクスコエスエイアールエル , 林淳一
发明人：林　淳一
IPC分类号： G11C5/00 , G11C11/401
CPC分类号： G11C11/4087 , G11C5/06 , G11C8/12 , G11C11/408 , G11C11/4082 , G11C11/4085 , G11C11/4093 , H01L23/3128 , H01L23/481 , H01L25/18 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/15311
摘要：同一メモリバンクで複数のワード線が活性状態となるマルチワード状態を防ぐために、アクセスコマンドを共通に受ける複数のメモリチップを備える半導体装置は、選択されたメモリチップの指定されたメモリバンクに対するデータリード/ライトが完了していないうちに供給される新たなアクセスコマンドが他のメモリチップを選択するチップ選択情報を含んでいても、当該新たなアクセスコマンド中のバンクアドレス情報が指定されたメモリバンクのためのバンクアドレス情報と同一の場合は、当該新たなアクセスコマンドを無視する制御回路を備える。
摘要翻译：为了防止在相同的存储体中激活多个字线的多字状态，具有接收公共访问命令的多个存储器芯片的半导体器件包括控制电路，使得即使在之前提供新的访问命令所选择的存储器芯片中的指定存储体的数据的读取和写入完成包括用于选择另一存储器芯片的芯片选择信息，如果新的访问命令中的存储体地址信息与新存取芯片的相同，则控制电路忽略新的访问命令指定存储银行的银行地址信息。

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