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1. 发明申请

WO2019125861A1 TRANSPOSE NON-VOLATILE (NV) MEMORY (NVM) BIT CELLS AND RELATED DATA ARRAYS CONFIGURED FOR ROW AND COLUMN, TRANSPOSE ACCESS OPERATIONS 审中-公开
公开(公告)号：WO2019125861A1
公开(公告)日：2019-06-27
申请号：PCT/US2018/065165
申请日：2018-12-12
申请人： QUALCOMM INCORPORATED
发明人： LI, Xia
IPC分类号： G11C11/16 , G11C7/10 , G11C8/16 , G11C11/22 , G11C13/00 , G11C16/04
CPC分类号： G11C11/4097 , G11C7/1006 , G11C7/1051 , G11C8/16 , G11C11/16 , G11C11/1659 , G11C11/22 , G11C11/2255 , G11C11/2257 , G11C11/2259 , G11C11/4085 , G11C11/4094 , G11C11/4099 , G11C13/0002 , G11C13/003 , G11C16/0458 , G11C2213/74 , G11C2213/79
摘要： Transpose non-volatile (NV) memory (NVM) bit cells and related data arrays configured for memory row and column, transpose access operations. A plurality of transpose NVM bit cells can be arranged in memory rows and columns in a transpose NVM data array. To facilitate a row read operation, the transpose NVM bit cell includes a first access transistor coupled to a word line. An activation voltage is applied to the word line to activate the first access transistor to read a memory state stored in the NVM cell circuit in a row read operation. To facilitate a column, transpose read operation, the transpose NVM bit cell includes a second access transistor coupled to a transpose word line. An activation voltage is applied to the transpose word line to activate the second access transistor to read the memory state stored in the NVM cell circuit in a column, transpose read operation.

2. 发明申请

WO2018063308A1 TWO TRANSISTOR, ONE RESISTOR NON-VOLATILE GAIN CELL MEMORY AND STORAGE ELEMENT 审中-公开
标题翻译：两个晶体管，一个电阻器非易失性增益细胞存储器和存储元件
公开(公告)号：WO2018063308A1
公开(公告)日：2018-04-05
申请号：PCT/US2016/054721
申请日：2016-09-30
申请人： INTEL CORPORATION
发明人： RIOS, Rafael , SHARMA, Abhishek Anil , LE, Van H. , DEWEY, Gilbert William , KAVALIEROS, Jack T.
IPC分类号： G11C13/00
CPC分类号： G11C13/0007 , G11C8/16 , G11C13/003 , G11C13/0038 , G11C13/004 , G11C13/0069 , G11C2213/15 , G11C2213/56 , G11C2213/74 , G11C2213/79 , G11C2213/82 , H01L27/2436 , H01L45/08 , H01L45/12 , H01L45/1233 , H01L45/146 , H01L45/147 , H01L45/16 , H01L45/1616 , H01L45/1666
摘要： A two transistor, one resistor gain cell and a suitable storage element are described. In some embodiments the gain cell has a resistive memory element coupled to a common node at one end to store a value and to a source line at another end, the value being read as conductivity between the common node and the source line of the resistive memory element, a write transistor having a source coupled to a bit line, a gate coupled to a write line, and a drain coupled to the common node to write a value at the bit line to the resistive memory element upon setting the write line high, and a read transistor having a source coupled to a bit line read line and a gate coupled to the common node to read the value written to the resistive memory element as a value at the second transistor gate.
摘要翻译：描述了两个晶体管，一个电阻器增益单元和合适的存储元件。在一些实施例中，增益单元具有在一端耦合到公共节点的电阻存储器元件以存储值并且在另一端处存储到源极线，该值被读取为电阻存储器的公共节点和源极线之间的导电率所述写入晶体管具有耦合到位线的源极，耦合到写入线的栅极以及耦合到所述公共节点的漏极，以在设置所述写入线为高时将所述位线处的值写入所述电阻式存储器元件，以及读取晶体管，其具有耦合到位线读取线的源极和耦合到公共节点的栅极，以读取写入到电阻存储器元件的值作为第二晶体管栅极处的值。

3. 发明申请

WO2017181417A1 一种Cu基阻变存储器的制备方法及存储器审中-公开
公开(公告)号：WO2017181417A1
公开(公告)日：2017-10-26
申请号：PCT/CN2016/080021
申请日：2016-04-22
申请人：中国科学院微电子研究所
发明人：吕杭炳 , 刘明 , 刘琦 , 龙世兵
IPC分类号： H01L45/00 , H01L27/24 , G11C11/56 , H01L21/82
CPC分类号： H01L45/1266 , G11C13/0011 , G11C2213/52 , G11C2213/79 , H01L27/2436 , H01L45/085 , H01L45/1233 , H01L45/142 , H01L45/146 , H01L45/16 , H01L45/1666 , H01L45/1683
摘要：本发明公开了一种Cu基阻变存储器的制备方法及存储器，该制备方法包括：通过大马士革铜互连工艺在沟槽中形成铜引线，所述铜引线包含用于生长存储介质的铜下电极，所述铜引线设置于第一盖帽层上方；在所述铜引线上方形成第二盖帽层；在所述第二盖帽层上与所述铜下电极相对应的位置制作孔洞，所述孔洞用于暴露所述铜下电极；对所述铜下电极构图化合处理生成化合物阻挡层，所述化合物阻挡层为元素Cu、Si及N化合形成的化合物或者为元素Cu、Ge及N化合形成的化合物；在所述化合物阻挡层上沉积固态电解液材料和上电极。通过上述技术方案，解决了现有技术中Cu基阻变存储器中Cu离子的注入效率较高的技术问题，提高了存储器的疲劳特性。

4. 发明申请

WO2017146692A1 MEMRISTIVE CONTROL CIRCUITS WITH CURRENT CONTROL COMPONENTS 审中-公开
标题翻译：带有电流控制元件的控制电路
公开(公告)号：WO2017146692A1
公开(公告)日：2017-08-31
申请号：PCT/US2016/019257
申请日：2016-02-24
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： BUCHANAN, Brent , ZHENG, Le , STRACHAN, John Paul
IPC分类号： G11C11/16 , G11C13/00
CPC分类号： G11C11/2297 , G11C11/1653 , G11C11/1655 , G11C11/1657 , G11C11/1673 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C29/50012 , G11C2013/0045 , G11C2013/0073 , G11C2213/79
摘要： In one example in accordance with the present disclosure a control circuit is described. The control circuit includes a source following component to receive an input voltage and output a switching voltage. The circuit also includes an input leg of a current mirror coupled to the source following component. The input leg of the current mirror replicates the switching voltage to an output leg of the current mirror of a memristive bit cell. The circuit also includes a number of current control components. At least one of the current control components enforces a constant current through the source following component and other current control components maintain the input leg of the current mirror and the output leg of the current mirror at the same current.
摘要翻译：在根据本公开的一个示例中，描述了控制电路。控制电路包括源跟随组件以接收输入电压并输出开关电压。该电路还包括耦合到源极跟随组件的电流镜的输入支路。电流镜的输入支路将切换电压复制到忆阻位单元的电流镜的输出支路。该电路还包括许多电流控制组件。至少有一个电流控制元件通过源跟随元件强制恒定电流，其他电流控制元件将电流镜的输入支路和电流镜的输出支路保持在相同电流。

5. 发明申请

WO2017131628A1 MEMRISTIVE BIT CELL WITH SWITCH REGULATING COMPONENTS 审中-公开
标题翻译：具有开关调节元件的易受损位元件
公开(公告)号：WO2017131628A1
公开(公告)日：2017-08-03
申请号：PCT/US2016/014856
申请日：2016-01-26
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： MERCED GRAFALS, Emmanuelle J. , BUCHANAN, Brent , ZHENG, Le
IPC分类号： G11C13/00 , G11C11/56
CPC分类号： G11C11/1675 , G11C11/1659 , G11C11/5685 , G11C13/003 , G11C13/0069 , G11C2013/0073 , G11C2213/72 , G11C2213/74 , G11C2213/79
摘要： In one example in accordance with the present disclosure a memristive bit cell is described. The memristive bit cell includes a memristive device switchable between states. The memristive device is to store information. The memristive bit cell also includes a first switch regulating component coupled to the memristive device. The first switch regulating component enforces compliance of the memristive device with a first property threshold when switching between states in a first direction. The first property threshold corresponds to a state of the memristive device. The memristive bit cell also includes a second switch regulating component coupled to the memristive device. The second switch regulating component enforces compliance of the memristive device with a second property threshold when switching between states in a second direction. The second property threshold corresponds to a state of the memristive device.
摘要翻译：在根据本公开的一个示例中，描述了忆阻位单元。忆阻位单元包括可在状态之间切换的忆阻器件。忆阻装置用于存储信息。忆阻位单元还包括耦合到忆阻器件的第一开关调节组件。当在第一方向上状态之间切换时，第一开关调节组件强制执行忆阻设备与第一属性阈值的符合性。第一特性阈值对应于忆阻器件的状态。忆阻位单元还包括耦合到忆阻器件的第二开关调节组件。当在第二方向上状态之间切换时，第二开关调节组件强制执行忆阻设备与第二属性阈值的符合性。第二个属性阈值对应于忆阻器件的状态。

6. 发明申请

WO2016181609A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2016181609A1
公开(公告)日：2016-11-17
申请号：PCT/JP2016/001983
申请日：2016-04-12
申请人：パナソニックIPマネジメント株式会社
发明人：中尾　良昭 , 河野　和幸
IPC分类号： H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： H01L45/1253 , G11C7/14 , G11C13/003 , G11C13/0033 , G11C13/0064 , G11C2213/75 , G11C2213/79 , H01L27/105 , H01L27/2436 , H01L27/2463 , H01L45/00 , H01L45/1233 , H01L49/00
摘要：半導体記憶装置（１０００）は、第１の選択線（１０８）と、第２の選択線（１０９）と、を備え、複数の記憶素子のうち第１の記憶素子（１００）は、第１の上部電極（１０１）および第１の下部電極（１０３）を有し、第１の上部電極（１０１）は、第１の選択線（１０８）と接続され、第１の下部電極（１０３）は、第２の選択線（１０９）と接続され、複数の記憶素子のうち、第１の記憶素子（１００）に隣接して配置される第２の記憶素子（１０４）は、第２の上部電極（１０５）および第２の下部電極（１０７）を有し、第２の上部電極（１０５）は、第１の選択線（１０８）と接続され、第２の下部電極（１０７）は、第２の記憶素子（１０４）以外の記憶素子の第２の抵抗体（１０６）を介さずに第１の選択線（１０８）と接続されている。
摘要翻译：公开了一种半导体存储装置（1000），其中：提供第一选择线（108）和第二选择线（109）多个存储元件的第一存储元件（100）具有第一上电极（101）和第一下电极（103）; 第一上电极（101）连接到第一选择线（108）; 第一下电极（103）连接到第二选择线（109）; 所述存储元件的第二存储元件（104）具有第二上电极（105）和第二下电极（107），所述第二存储元件邻近所述第一存储元件（100）设置; 第二上电极（105）连接到第一选择线（108）; 并且第二下部电极（107）不经由除第二存储元件（104）之外的存储元件的第二电阻器（106）连接到第一选择线（108）。

7. 发明申请

WO2016175822A1 MEMORY INCLUDING BI-POLAR MEMRISTOR 审中-公开
标题翻译：包含双极性仪器的记忆
公开(公告)号：WO2016175822A1
公开(公告)日：2016-11-03
申请号：PCT/US2015/028447
申请日：2015-04-30
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： GE, Ning , WONG, Wai Mun , CHIA, Leong Yap , KOH, Ser Chia
IPC分类号： G11C11/15 , G11C13/00
CPC分类号： G11C13/0016 , B41J2/04541 , B41J2/0458 , B41J2/1753 , B41J2202/13 , G11C7/04 , G11C11/5664 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/003 , G11C2213/72 , G11C2213/74 , G11C2213/78 , G11C2213/79 , H01L27/2409 , H01L27/2463 , H01L45/146
摘要： A memory cell includes an input coupled to a read line, an output coupled to a circuit ground, a bi-polar memristor, and at least one address switch coupled to an address line to select the memory cell. A memory includes the bi-polar memristor and a one-way current conducting device, wherein the one-way current conducting device is positioned between the memristor cell output and the circuit ground, or between the read line and the memristor cell input.
摘要翻译：存储单元包括耦合到读取线的输入，耦合到电路地的输出，双极性忆阻器和耦合到地址线以选择存储单元的至少一个地址开关。存储器包括双极忆阻器和单向电流导通装置，其中单向电流传导装置位于忆阻单元输出和电路接地之间，或者位于读线和忆阻单元输入之间。

8. 发明申请

WO2016175770A1 MEMRISTOR APPARATUS WITH VARIABLE TRANSMISSION DELAY 审中-公开
标题翻译：具有可变传输延迟的仪表装置
公开(公告)号：WO2016175770A1
公开(公告)日：2016-11-03
申请号：PCT/US2015/028044
申请日：2015-04-28
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： HU, Miao , GE, Ning , STRACHAN, John Paul , WILLIAMS, Stanley
IPC分类号： G11C11/15
CPC分类号： G11C13/004 , G06N3/049 , G06N3/0635 , G11C11/54 , G11C11/5685 , G11C13/0004 , G11C13/0007 , G11C13/003 , G11C13/0038 , G11C13/0061 , G11C13/0069 , G11C27/005 , G11C2213/74 , G11C2213/75 , G11C2213/76 , G11C2213/79
摘要： In an example, a memristor apparatus with variable transmission delay may include a first memristor programmable to have one of a plurality of distinct resistance levels, a second memristor, a transistor connected between the first memristor and the second memristor, and a capacitor having a capacitance, in which the capacitor is connected between the first memristor and the transistor. In addition, application of a reading voltage across the second memristor is delayed by a time period equivalent to the programmed resistance level of the first memristor and the capacitance of the capacitor.
摘要翻译：在一个示例中，具有可变传输延迟的忆阻器装置可以包括可编程为具有多个不同电阻电平中的一个的第一忆阻器，第二忆阻器，连接在第一忆阻器和第二忆阻器之间的晶体管，以及具有电容其中电容器连接在第一忆阻器和晶体管之间。此外，在第二忆阻器上施加读取电压被延迟等于第一忆阻器的编程电阻水平和电容器的电容的时间段。

9. 发明申请

WO2016144434A1 COMPACT ReRAM BASED FPGA 审中-公开
标题翻译：基于ReRAM的FPGA
公开(公告)号：WO2016144434A1
公开(公告)日：2016-09-15
申请号：PCT/US2016/015756
申请日：2016-01-29
申请人： MICROSEMI SOC CORPORATION
发明人： MCCOLLUM, John, L. , DHAOUI, Fethi
IPC分类号： H03K19/177 , G11C13/00
CPC分类号： H01L27/2454 , G11C13/003 , G11C13/0069 , G11C2213/74 , G11C2213/78 , G11C2213/79 , G11C2213/82 , H01L21/768 , H01L45/16 , H03K19/1776
摘要： A push-pull resistive random access memory cell circuit includes an output node, a word line, and first and second bit lines. A first resistive random access memory device is connected between the first bit line and the output node and a second resistive random access memory device is connected between the output node and the second bit line. A first programming transistor has a gate connected to the word line, a drain connected to the output node, and a source. A second programming transistor has a gate connected to the word line, a drain connected to the source of the first programming transistor, and a source. The first and second programming transistors have the same pitch, the same channel length, and the same gate dielectric thickness, the gate dielectric thickness chosen to withstand programming and erase potentials encountered during operation of the push-pull ReRAM cell circuit.
摘要翻译：推挽电阻随机存取存储器单元电路包括输出节点，字线以及第一和第二位线。第一电阻随机存取存储器件连接在第一位线和输出节点之间，第二电阻随机存取存储器件连接在输出节点和第二位线之间。第一编程晶体管具有连接到字线的栅极，连接到输出节点的漏极和源极。第二编程晶体管具有连接到字线的栅极，连接到第一编程晶体管的源极的漏极和源极。第一和第二编程晶体管具有相同的间距，相同的沟道长度和相同的栅介质厚度，选择栅极电介质厚度以承受在推挽式ReRAM单元电路的操作期间遇到的编程和擦除电位。

10. 发明申请

WO2016067846A1 メモリコントローラ、記憶装置、情報処理システムおよびメモリの制御方法审中-公开
标题翻译：存储控制器，存储设备，信息处理系统和存储器控制方法
公开(公告)号：WO2016067846A1
公开(公告)日：2016-05-06
申请号：PCT/JP2015/078267
申请日：2015-10-06
申请人：ソニー株式会社
发明人：中西　健一
IPC分类号： G11C13/00 , G06F12/16
CPC分类号： G11C13/0069 , G06F12/16 , G11C8/12 , G11C11/406 , G11C13/0023 , G11C13/0026 , G11C13/003 , G11C13/0033 , G11C13/0035 , G11C13/0061 , G11C16/32 , G11C16/3418 , G11C16/349 , G11C29/42 , G11C29/52 , G11C2211/4061 , G11C2213/79 , G11C2213/82
摘要：　データの退避を行うことなくリフレッシュを行い、不揮発メモリにおけるデータの破壊を防ぐ。　書込み回数情報保持部は、ページサイズにより分割されたページを単位としてアクセスされる不揮発メモリの書込み回数である書込み回数情報を保持する。判断部は、保持された書込み回数情報に基づいてページを構成する全てのメモリセルの値を反転させるリフレッシュが必要か否かを判断する。書込み制御部は、ページに対して書込みを行う際に判断の結果によりリフレッシュが必要となる場合には書込みに加えてリフレッシュをさらに行う。
摘要翻译：在本发明中，为了在不保存数据的情况下执行刷新并且防止非易失性存储器中的数据的破坏，写入计数信息保持单元将作为写入次数的写入计数信息保存到非易失性存储器，该非易失性存储器是以页面大小划分的页面为单位进行访问。此外，基于正在保持的写入计数信息，确定单元确定是否需要执行刷新，由此形成页面的所有存储单元的值被反转。此外，当相对于页面执行写入并且确定的结果是需要刷新时，写入控制单元除了写入之外还执行刷新。

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