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1. 发明申请

WO2017061153A1 メモリ、メモリコントローラ、記憶装置、情報処理システムおよびメモリの制御方法审中-公开
标题翻译：存储器，存储器控制器，存储器件，信息处理系统和存储器控制方法
公开(公告)号：WO2017061153A1
公开(公告)日：2017-04-13
申请号：PCT/JP2016/069604
申请日：2016-07-01
申请人：ソニー株式会社
发明人：中西　健一
IPC分类号： G11C13/00 , G06F12/16
CPC分类号： G06F12/16 , G11C13/00
摘要：上書きが可能な不揮発メモリにおいて、書換え回数の計測精度を向上させる。　メモリは、データを記憶するメモリセルを初期状態からデータ記憶状態に遷移させるプログラム処理およびデータ記憶状態から初期状態に遷移させる消去処理によりデータが書き換えられる複数のメモリセルからなるページを単位とするデータの書込みにおいて消去処理を行ったか否かの情報である消去情報を出力する。出力された消去情報をもとに書換え回数を更新することにより、書換え回数を計測する。
摘要翻译：本发明提高了可重写非易失性存储器中重写次数的测量精度。根据本发明的存储器输出擦除信息，该擦除信息是与基于包括多个存储器单元的页面的数据写入中是否执行擦除处理有关的信息，其数据被导致的程序处理重写存储单元，其中存储数据以从初始状态转换到数据存储状态，并且擦除处理使存储器单元从数据存储状态转换到初始状态。通过基于输出擦除信息更新重写次数来测量重写次数。

2. 发明申请

WO2017018013A1 メモリコントローラ、メモリシステムおよび情報処理システム审中-公开
标题翻译：存储器控制器，存储器系统和信息处理系统
公开(公告)号：WO2017018013A1
公开(公告)日：2017-02-02
申请号：PCT/JP2016/063222
申请日：2016-04-27
申请人：ソニー株式会社
发明人：寺田　晴彦
IPC分类号： G06F12/00 , G11C13/00
CPC分类号： G11C13/0064 , G06F12/00 , G11C13/00 , G11C13/0023 , G11C13/004 , G11C13/0069
摘要：メモリ装置における遅延オーバヘッドを解消する。　コマンド受付部は、メモリ装置からのデータ読出しを要求するリードコマンドを受け付ける。制御部は、メモリ装置のメモリセルアレイからのデータ読出しおよび読み出されたデータの出力を要求するリードリクエストを先行リクエストの完了を待ってメモリ装置に発行する第１のモードと、メモリセルアレイからのデータ読出しを要求するセンスリクエストを発行した後に先行リクエストの完了から所定時間経過後にセンスリクエストにより読み出されたデータの出力を要求するデータアウトリクエストをメモリ装置に発行する第２のモードとの何れかをメモリ装置の状態に応じて選択する。リクエスト発行部は、制御部によって選択された第１または第２のモードに従ってメモリ装置にリクエストを発行する。
摘要翻译：本发明消除了存储器件中的延迟/开销。命令接收单元接收用于请求从存储器件读取数据的读取命令。根据存储器件的状态，控制单元选择第一模式，其中在完成先前请求时，向存储器件发出读取请求以从存储器件的存储器单元阵列读取数据，以及以输出读取数据或第二模式，其中当在发出用于从存储单元阵列读取数据的感测请求之后经过预定时间时，向存储器件发出数据输出请求以输出数据读取响应感应请求。请求发布单元根据由控制单元选择的第一或第二模式向存储设备发出相关请求。

3. 发明申请

WO2016092676A1 記憶装置およびその制御方法审中-公开
标题翻译：存储设备及其控制方法
公开(公告)号：WO2016092676A1
公开(公告)日：2016-06-16
申请号：PCT/JP2014/082883
申请日：2014-12-11
申请人：株式会社日立製作所
发明人：内垣内　洋 , 三浦　誓士
IPC分类号： G06F12/00 , G06F12/16 , G11C13/00
CPC分类号： G06F12/00 , G06F12/16 , G11C13/00
摘要：　記憶装置のデータ書き込み及びデータ消去時のエラー率を低減し、高速にデータが読み書き可能な記憶装置を提供する。　コントローラと、不揮発性メモリとを備えた記憶装置であって、不揮発性メモリは動作にともなって発熱する構造であり、コントローラは、不揮発性メモリに対して所定動作を指示するコマンドを発行し、コントローラは、コマンドによる動作間の時間間隔の最適値を参照可能であり、コントローラは、コマンドを不揮発性メモリに発行したのち、コマンドによって動作した不揮発性メモリの物理領域が、次のコマンドによって動作する不揮発性メモリの他の物理領域と所定の物理的配置関係にある場合、時間間隔の最適値もしくは最適値より長い時間が経過したのちに、次のコマンドによる動作を行うように制御する。
摘要翻译：提供一种存储装置，其在存储装置中实现数据写入和数据擦除时的错误率的降低，从而实现高速数据读取和写入。存储装置设置有控制器和非易失性存储器。非易失性存储器被构造成在操作时产生热量。控制器向非易失性存储器发出排序预定操作的命令。控制器能够通过命令来参考操作之间的时间间隔的最佳值。在命令被发出到非易失性存储器之后，由该命令操作的非易失性存储器的物理域与通过下一个命令操作的非易失性存储器的另一个物理域具有预定的物理放置关系，控制器控制操作通过在经过等于或大于时间间隔的最佳值的时间之后执行的下一个命令。

4. 发明申请

WO2014148405A1 RESISTANCE CHANGE MEMORY 审中-公开
标题翻译：电阻变化记忆
公开(公告)号：WO2014148405A1
公开(公告)日：2014-09-25
申请号：PCT/JP2014/057026
申请日：2014-03-11
申请人： TAKAHASHI, Masahiro , KATAYAMA, Akira , KIM, Dong Keun , OH, Byoung Chan
发明人： TAKAHASHI, Masahiro , KATAYAMA, Akira , KIM, Dong Keun , OH, Byoung Chan
IPC分类号： G11C11/15 , G11C13/00
CPC分类号： G11C13/004 , G11C11/1673 , G11C11/1693 , G11C13/00 , G11C13/0026 , G11C13/0061 , G11C2013/0045 , G11C2013/0054 , G11C2213/79
摘要： According to one embodiment, a resistance change memory includes a memory cell, a sense amplifier and a global bit line. The memory cell is disposed at a location where a local bit line and a word line intersect each other. The memory cell is connected to both the local bit line and the word line. The sense amplifier reads data stored on the memory cell by supplying a read current to the memory cell. The global bit line is connected between the local bit line and the sense amplifier. The global bit line feeds the read current supplied by the sense amplifier to the local bit line. The sense amplifier charges the global bit line, before the local bit line and the global bit line are connected to each other.
摘要翻译：根据一个实施例，电阻变化存储器包括存储单元，读出放大器和全局位线。存储单元设置在局部位线和字线相交的位置。存储单元连接到本地位线和字线。读出放大器通过向存储单元提供读取电流来读取存储在存储单元上的数据。全局位线连接在本地位线和读出放大器之间。全局位线将由读出放大器提供的读取电流馈送到本地位线。在本地位线和全局位线彼此连接之前，读出放大器对全局位线进行充电。

5. 发明申请

WO2014130543A1 APPARATUS AND METHODS FOR FORMING A MEMORY CELL USING CHARGE MONITORING 审中-公开
标题翻译：用于形成使用充电监测的存储器单元的装置和方法
公开(公告)号：WO2014130543A1
公开(公告)日：2014-08-28
申请号：PCT/US2014/017147
申请日：2014-02-19
申请人： MICRON TECHNOLOGY, INC.
发明人： KEETH, Brent , RAMASWAMY, Durai, Vishak, Nirmal , SANDHU, Gurtej, S. , JOHNSON, Adam, D. , SILLS, Scott, E. , CALDERONI, Alessandro
IPC分类号： G11C13/00 , G11C16/30
CPC分类号： G11C13/0069 , G11C13/00 , G11C13/0004 , G11C13/0007 , G11C13/0021 , G11C13/0064 , G11C2013/0066 , G11C2013/0071 , G11C2013/0076 , G11C2013/0083 , H01L22/14
摘要： Apparatuses and methods of forming a memory cell is described. In one such method, a forming charge applied to a memory cell, such as a Resistive RAM (RRAM) memory cell, is monitored to determine the progress of the forming the cell. If the cell is consuming charge too slowly, a higher voltage can be applied. If the cell is consuming charge too quickly, a lower voltage can be applied. The charge may be monitored by charging a capacitor to a certain level, then monitoring the discharge rate of the capacitor though the cell. The monitoring may use comparators to measure the charge. The monitoring may also use an analog to digital converter to perform the monitoring.
摘要翻译：描述形成存储器单元的装置和方法。在一种这样的方法中，监视施加到诸如电阻RAM（RRAM）存储单元的存储单元的成形电荷，以确定形成单元的进程。如果电池消耗电荷太慢，则可以施加更高的电压。如果电池消耗电荷太快，则可以施加较低的电压。可以通过将电容器充电到一定水平来监测电荷，然后通过电池监测电容器的放电速率。监控可以使用比较器来测量电荷。监视还可以使用模数转换器来执行监视。

6. 发明申请

WO2014066462A2 APPARATUS AND METHOD FOR REFORMING RESISTIVE MEMORY CELLS 审中-公开
标题翻译：用于改造电阻记忆细胞的装置和方法
公开(公告)号：WO2014066462A2
公开(公告)日：2014-05-01
申请号：PCT/US2013/066303
申请日：2013-10-23
申请人： MARVELL WORLD TRADE LTD. , SUTARDJA, Pantas , WU, Albert , LEE, Winston , LEE, Peter , CHANG, Runzi
发明人： SUTARDJA, Pantas , WU, Albert , LEE, Winston , LEE, Peter , CHANG, Runzi
IPC分类号： G11C29/50
CPC分类号： G11C13/0069 , G11C11/16 , G11C13/00 , G11C13/0033 , G11C13/004 , G11C29/50008 , G11C2013/0076 , G11C2013/0083
摘要： A memory includes an array of memory cells, a first module and a second module. The first module is configured to compare a first state of a memory cell with a reference. The memory cell is in the array of memory cells. The second module is configured to, subsequent to a read cycle or a write cycle of the memory cell and based on the comparison, reform the memory cell to adjust a difference between the first state and a second state of the memory cell.
摘要翻译：存储器包括存储器单元阵列，第一模块和第二模块。第一模块被配置为将存储器单元的第一状态与参考进行比较。存储单元位于存储单元的阵列中。第二模块被配置为在存储器单元的读取周期或写入周期之后并且基于该比较，改变存储器单元以调整存储器单元的第一状态和第二状态之间的差异。

7. 发明申请

WO2012178114A3 RESISTANCE MEMORY CELL 审中-公开
标题翻译：电阻存储单元
公开(公告)号：WO2012178114A3
公开(公告)日：2013-04-11
申请号：PCT/US2012043884
申请日：2012-06-22
申请人： RAMBUS INC , KELLAM MARK D , BRONNER GARY B
发明人： KELLAM MARK D , BRONNER GARY B
IPC分类号： G11C13/00 , G11C7/10 , G11C7/20
CPC分类号： G11C13/004 , G11C13/00 , G11C13/0011 , G11C13/003 , G11C13/0069 , G11C13/0097 , G11C2013/0052 , G11C2013/0073 , G11C2013/0083 , G11C2213/72 , H01L27/2409 , H01L27/2418 , H01L45/085 , H01L45/1233 , H01L45/142 , H01L45/143
摘要： A resistance memory includes a resistance memory cell having a resistance memory element and a two-terminal access device in series. The two-terminal access device affects the current-voltage characteristic of the resistance memory cell. The resistance memory additionally includes a circuit to apply across the resistance memory cell a set pulse having a set polarity to set the resistance memory cell to a low- resistance state that is retained after application of the set pulse, a reset pulse having a reset polarity, opposite to the set polarity, to reset the resistance memory cell to a high-resistance state that is retained after application of the reset pulse, and a read pulse of the reset polarity and smaller in magnitude than the reset pulse to determine the resistance state of the resistance memory cell without changing the resistance state of the resistance memory cell.
摘要翻译：电阻存储器包括具有电阻存储元件和串联的两端存取装置的电阻存储单元。双端子存取装置影响电阻存储单元的电流 - 电压特性。电阻存储器还包括一个电路，在电阻存储单元两端施加具有设定极性的设定脉冲，将电阻存储单元设置为在施加设定脉冲后保持的低电阻状态，具有复位极性的复位脉冲与设定的极性相反，将电阻存储单元复位到施加复位脉冲之后保持的高电阻状态，以及复位极性的读取脉冲和幅度比复位脉冲更小以确定电阻状态的电阻存储单元，而不改变电阻存储单元的电阻状态。

8. 发明申请

WO2013021649A1 抵抗変化型不揮発性記憶素子の書き込み方法审中-公开
标题翻译：写入电阻变化非易失性存储元件的方法
公开(公告)号：WO2013021649A1
公开(公告)日：2013-02-14
申请号：PCT/JP2012/005068
申请日：2012-08-09
申请人：パナソニック株式会社 , 片山幸治 , 三谷覚 , 高木剛
发明人：片山　幸治 , 三谷　覚 , 高木　剛
IPC分类号： G11C13/00
CPC分类号： G11C13/0069 , G11C13/00 , G11C13/0007 , G11C13/0064 , G11C2013/0073 , G11C2013/0092 , G11C2213/56 , G11C2213/79
摘要：　本開示の抵抗変化型不揮発性記憶素子の書き込み方法は、第１の電極を基準に第２の電極に負の第１の電圧（－Ｖ１）を印加して、抵抗変化層を低抵抗状態にするステップと、抵抗変化層を高抵抗状態にするステップとを含み、抵抗変化層を高抵抗状態にするステップは、第１の電極を基準に第２の電極に正の第２の電圧（Ｖ２）を印加するステップと、第１の電極を基準に第２の電極に正の第２の電圧（Ｖ２）を印加するステップ後に、第１の電極を基準に、抵抗変化層を高抵抗状態から低抵抗状態へ変化させる負のしきい値電圧の絶対値より小さい負の第３の電圧（－Ｖ３）を第２電極に印加することにより、抵抗変化層を高抵抗状態にするステップと、を含む。
摘要翻译：一种用于写入电阻变化非易失性存储元件的方法包括以下步骤：通过相对于第一电极施加第一负电压（-V1）至第二电极，并将放置步骤电阻变化层处于高电阻状态。将电阻变化层置于高电阻状态的步骤包括相对于第一电极向第二电极施加第二正电压（V2）的步骤，以及将电阻变化层置于高电阻状态的步骤由向所述第二电极施加比在所述第一电极之后参考所述第一电极将所述电阻变化层从所述高电阻状态改变为低电阻状态的负的阈值电压的绝对值以下的负的第三电压（-V3）相对于第一电极将第二正电压（V2）施加到第二电极。

9. 发明申请

WO2010125852A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2010125852A1
公开(公告)日：2010-11-04
申请号：PCT/JP2010/053397
申请日：2010-03-03
申请人：株式会社日立製作所 , 小埜和夫 , 河原尊之 , 関口知紀 , 永井靖
发明人：小埜　和夫 , 河原　尊之 , 関口　知紀 , 永井　靖
IPC分类号： G11C13/00
CPC分类号： G11C13/00 , G06F12/0238 , G06F2212/1028 , G06F2212/1052 , G06F2212/7201 , G06F2212/7208 , G11C5/025 , G11C5/063 , G11C7/22 , G11C11/1659 , G11C11/1675 , G11C13/0004 , G11C2207/2227 , Y02D10/13
摘要：　動作時および待機時のメモリ消費電力を低減するため、抵抗変化型のメモリ素子からなるメモリ部ＭＢ内に、アドレス変換テーブルＡＴＴに基づいて論理アドレス－物理アドレス変換を行うアドレス変換回路ＡＴＣと、メモリバンクＢＡＮＫの電源供給を個別に制御するバンク制御回路ＢＣＣを備える。ＡＴＣは、例えば、外部からのメモリアクセスが特定のＢＡＮＫに局在化するようにアドレス変換を行う。これによって、未使用のＢＡＮＫが確保され、該当ＢＡＮＫの周辺回路への電源供給をＢＣＣを介して遮断することができる。
摘要翻译：为了在操作和待机期间减少存储器功耗，包括可变电阻存储元件的存储器块（MB）包括：地址变换电路（ATC），用于基于逻辑地址和物理地址进行转换地址转换表（ATT）; 以及用于单独控制对存储体（BANK）的电源的存储体控制电路（BCC）。例如，ATC执行地址转换，使得外部存储器访问被本地化到特定的BANK。因此，可以确保未使用的BANK，并且可以通过BCC阻止未使用的BANK的外围电路的电源。

10. 发明申请

WO2010082928A1 SILICON-BASED MEMRISTIVE DEVICE 审中-公开
标题翻译：基于硅的力学装置
公开(公告)号：WO2010082928A1
公开(公告)日：2010-07-22
申请号：PCT/US2009/031140
申请日：2009-01-15
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. , PICKETT, Matthew D. , STEWART, Duncan
发明人： PICKETT, Matthew D. , STEWART, Duncan
IPC分类号： H01L27/115 , H01L21/8247 , H01L21/265
CPC分类号： H01L27/101 , G11C13/00 , G11C13/0069 , G11C2013/009 , G11C2213/33 , G11C2213/77 , H01L27/2463 , H01L45/085 , H01L45/1206 , H01L45/1233 , H01L45/148
摘要： A memristive device (100) includes a first and a second electrode (110, 115); a silicon memristive matrix (105) interposed between the first electrode (110) and the second electrode (115); and a mobile dopant species (210, 215) within the silicon memristive matrix (105) which moves in response to a programming electrical field and remains substantially in place after the removal of the programming electrical field. A method for using a crossbar architecture (610) containing a silicon memristive matrix (105) includes: applying a programming electrical field by applying a voltage bias across a first conductor (602) and a second conductor (604); a silicon memristive matrix (105, 606) containing mobile dopants (210, 215) being interposed between the first conductor (602) and the second conductor (604), the programming voltage repositioning the mobile dopants (210, 215) within the silicon memristive matrix (105, 606); and reading a state of the silicon memristive matrix (105, 606) by applying a reading energy across the silicon memristive matrix (105, 606), the reading energy producing a measurable indication of the state of the silicon memristive matrix (105, 606).
摘要翻译：忆阻器（100）包括第一和第二电极（110,115）; 插入在所述第一电极（110）和所述第二电极（115）之间的硅忆阻矩阵（105）; 以及在所述硅忆阻矩阵（105）内的移动掺杂剂物质（210,215），其响应于编程电场而移动并且在去除所述编程电场之后保持基本上就位。一种使用包含硅忆阻矩阵（105）的交叉结构（610）的方法包括：通过跨第一导体（602）和第二导体（604）施加电压偏置来施加编程电场; 包含位于第一导体（602）和第二导体（604）之间的移动掺杂剂（210,215）的硅忆阻矩阵（105,606），所述编程电压重新定位硅忆阻器内的移动掺杂剂（210,215）矩阵（105,606）; 以及通过在所述硅忆阻矩阵（105,606）上施加读取能量来读取所述硅忆阻矩阵（105,606）的状态，所述读取能量产生所述硅忆阻矩阵（105,606）的状态的可测量指示，。

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