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1. 发明申请

WO2018182742A1 COMPUTATION UNIT COMPOSED OF STACKED RESISTIVE ELEMENTS 审中-公开
公开(公告)号：WO2018182742A1
公开(公告)日：2018-10-04
申请号：PCT/US2017/025615
申请日：2017-03-31
申请人： INTEL CORPORATION , KARPOV, Elijah V. , FAZIO, Albert , PILLARISETTY, Ravi , HAMZAOGLU, Fatih
发明人： KARPOV, Elijah V. , FAZIO, Albert , PILLARISETTY, Ravi , HAMZAOGLU, Fatih
IPC分类号： G11C13/00 , H01L45/00
CPC分类号： H01L45/085 , G11C13/0002 , G11C13/0023 , G11C13/0069 , G11C2013/0078 , G11C2213/52 , G11C2213/71 , G11C2213/78 , H01L27/2463 , H01L27/249 , H01L45/06 , H01L45/1226 , H01L45/1233 , H01L45/141 , H01L45/145 , H01L45/146 , H01L45/147 , H03K19/00
摘要： An apparatus is described. The apparatus includes a computation unit. The computation unit includes stacked, resistive elements. Each of the resistive elements is coupled to its own respective input node. Each of the resistive elements is coupled to a same common node, wherein, respective resistances of the resistive elements are to be programmed into the computation unit to establish at least one of: a computation function to be performed by the computation unit; an input operand of a computation function to be performed by the computation unit.

2. 发明申请

WO2018064414A1 PREVENTING OVER-PROGRAMMING OF ReRAM-BASED MEMORY CELLS 审中-公开
标题翻译：预防基于ReRAM的存储器单元的过度编程
公开(公告)号：WO2018064414A1
公开(公告)日：2018-04-05
申请号：PCT/US2017/054174
申请日：2017-09-28
申请人： MICROSEMI SOC CORP.
发明人： HECHT, Volker
IPC分类号： G11C13/00
CPC分类号： G11C13/0059 , G11C13/0023 , G11C13/0069 , G11C13/0097 , G11C2013/0066 , G11C2013/009 , G11C2213/15 , G11C2213/79
摘要： A method for preventing over-programming of resistive random access (ReRAM) based memory cells in a ReRAM memory array includes applying a programming voltage in a programming circuit path including a ReRAM memory cell to be programmed, sensing programming current drawn by the ReRAM cell while the programming voltage is applied across the memory cell, and decreasing the programming current as a function of a rise in programming current.
摘要翻译：用于防止ReRAM存储器阵列中的基于电阻随机存取（ReRAM）的存储器单元的过度编程的方法包括在包括待编程的ReRAM存储器单元的编程电路路径中施加编程电压，感测在将编程电压施加到存储器单元两端时由ReRAM单元汲取的编程电流，以及作为编程电流上升的函数来减小编程电流。

3. 发明申请

WO2016193947A1 RESISTIVE CONTENT ADDRESSABLE MEMORY BASED IN-MEMORY COMPUTATION ARCHITECTURE 审中-公开
标题翻译：电力内容可寻址存储器内存计算架构
公开(公告)号：WO2016193947A1
公开(公告)日：2016-12-08
申请号：PCT/IB2016/053282
申请日：2016-06-03
申请人： KING ABDULLAH UNIVERSITY OF SCIENCE AND TECHNOLOGY , THE REGENTS OF THE UNIVERSITY OF CALIFORNIA
发明人： SALAMA, Khaled Nabil , ZIDAN, Mohammed , KURDAHI, Fadi J. , ELTAWIL, Ahmed
IPC分类号： G11C13/00 , G11C15/04
CPC分类号： G11C15/046 , G11C13/0002 , G11C13/0007 , G11C13/0023
摘要： Various examples are provided examples related to resistive content addressable memory (RCAM) based in-memory computation architectures. In one example, a system includes a content addressable memory (CAM) including an array of cells having a memristor based crossbar and an interconnection switch matrix having a gateless memristor array, which is coupled to an output of the CAM. In another example, a method, includes comparing activated bit values stored a key register with corresponding bit values in a row of a CAM, setting a tag bit value to indicate that the activated bit values match the corresponding bit values, and writing masked key bit values to corresponding bit locations in the row of the CAM based on the tag bit value.
摘要翻译：提供了与基于内存计算架构的电阻内容可寻址存储器（RCAM）有关的各种示例。在一个示例中，系统包括内容可寻址存储器（CAM），内容可寻址存储器（CAM）包括具有基于忆阻器的交叉开关的单元阵列，以及具有无盖忆阻器阵列的互连开关矩阵，其耦合到CAM的输出。在另一示例中，一种方法包括将存储的密钥寄存器的激活比特值与CAM的行中的相应比特值进行比较，设置标签比特值以指示激活的比特值与相应比特值匹配，以及写入被掩码的密钥比特值到基于标签位值的CAM行中的相应位位置。

4. 发明申请

WO2016143155A1 不揮発性半導体メモリ审中-公开
标题翻译：非易失性半导体存储器
公开(公告)号：WO2016143155A1
公开(公告)日：2016-09-15
申请号：PCT/JP2015/069035
申请日：2015-07-01
申请人：株式会社東芝
发明人：野口　紘希 , 高谷　聡 , 藤田　忍
IPC分类号： G11C11/15 , G11C13/00 , H01L21/8246 , H01L27/10 , H01L27/105
CPC分类号： G11C11/1673 , G11C11/161 , G11C11/1653 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C11/1695 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/003 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2213/74 , G11C2213/79 , H01L28/00
摘要：　実施形態に係わる不揮発性半導体メモリは、基板領域(Sub(m-1))と、メモリセル(MC)、及び、制御端子がワード線(WL(i-1))に接続され、基板領域(Sub(m-1))をチャネルとし、メモリセル(MC)に読み出し電流又は書き込み電流を供給するアクセストランジスタ(AT)、を含む、基板領域(Sub(m-1))内のセルユニット(CU-L)と、読み出し電流がメモリセル(MC)に供給されるとき、基板領域(Sub(m-1))を第１の基板電位に設定し、書き込み電流がメモリセル(MC)に供給されるとき、基板領域(Sub(m-1))を第１の基板電位とは異なる第２の基板電位に設定する基板電位設定回路と、を備える。
摘要翻译：根据本发明的实施例，非易失性半导体存储器设置有：衬底区域（Sub（m-1））; 在基板区域（Sub（m-1））中的单元单元（CU-L），所述单元单元包括存储单元（MC）和存取晶体管（AT），其具有连接到字线（WL（i-1））和衬底区域（Sub（m-1））作为通道，并且向存储单元（MC）提供读出电流或写入电流; 以及基板电位设定电路，其在将所述读出电流供给到所述存储单元（MC）时将所述基板区域（Sub（m-1））设定为第一基板电位，并且将所述基板区域（Sub（m-1）到向存储单元（MC）提供写入电流时与第一衬底电位不同的第二衬底电位。

5. 发明申请

WO2016118165A1 SENSING AN OUTPUT SIGNAL IN A CROSSBAR ARRAY 审中-公开
标题翻译：在十字架阵列中感测输出信号
公开(公告)号：WO2016118165A1
公开(公告)日：2016-07-28
申请号：PCT/US2015/012746
申请日：2015-01-23
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： KIM, Kyung Min , GE, Ning , YANG, Jianhua
IPC分类号： G11C13/00 , G11C7/10
CPC分类号： G11C13/004 , G11C7/062 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/0061 , G11C2207/063
摘要： A method of sensing an output signal in a crossbar array is described. In the method, a selecting voltage is applied to a target memory element of the crossbar array. Also in the method, a non-selecting voltage is applied to non-target memory elements of the crossbar array. Further in the method, a target output that is associated with the target memory element is isolated, with sensing circuitry, from a sneak output based on a time delay between arrival of the target output and the sneak output and the target output is sensed.
摘要翻译：描述了一种感测交叉开关阵列中的输出信号的方法。在该方法中，选择电压被施加到交叉开关阵列的目标存储元件。同样在该方法中，非选择电压被施加到交叉开关阵列的非目标存储器元件。此外，在该方法中，与目标存储元件相关联的目标输出与感测电路隔离，基于来自目标输出的到达与潜行输出与目标输出之间的时间延迟的潜行输出。

6. 发明申请

WO2016084497A1 メモリシステム、記憶装置、および、メモリシステムの制御方法审中-公开
标题翻译：存储系统，存储设备和存储器系统控制方法
公开(公告)号：WO2016084497A1
公开(公告)日：2016-06-02
申请号：PCT/JP2015/078610
申请日：2015-10-08
申请人：ソニー株式会社
发明人：寺田　晴彦 , 阪井　塁 , 大久保　英明 , 筒井　敬一
IPC分类号： G11C13/00 , G06F12/16
CPC分类号： G06F12/16 , G06F11/1441 , G06F11/22 , G11C11/5685 , G11C13/0023 , G11C13/0033 , G11C13/004 , G11C29/028 , G11C2013/0054
摘要：　不揮発性メモリにおけるメモリセルの劣化を抑制する。　リード処理部は、第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行う。誤り検出部は、リードデータの誤りの有無を検出して複数のメモリセルのうち誤りのあるメモリセルを特定する。再リード処理部は、第１の閾値と異なる第２の閾値を基準として特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う。リフレッシュ処理部が、特定されたメモリセルのうち再リードデータの値がリードデータと異なるメモリセルに対して再リードデータへのデータの書き換えをリフレッシュ処理として行う。
摘要翻译：本发明抑制非易失性存储器中的存储单元劣化。读取处理单元执行基于第一阈值从多个存储器单元读取读取数据的读取处理。错误检测单元检测读取数据中是否存在错误，并且从多个存储单元中指定具有错误的存储单元。重新读取处理单元执行重读处理，其中根据与第一阈值不同的第二阈值将来自指定的存储器单元的数据读取为重新读取数据。刷新处理单元进行刷新处理，其中重写数据值与读取数据不同的指定存储单元中的存储单元的重新读取数据被重写。

7. 发明申请

WO2016072974A1 MEMORY ARRAY DRIVER 审中-公开
标题翻译：内存阵列驱动器
公开(公告)号：WO2016072974A1
公开(公告)日：2016-05-12
申请号：PCT/US2014/063842
申请日：2014-11-04
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： MISEK, Phillip David , BUCHANAN, Brent
IPC分类号： G11C16/06 , G11C16/10
CPC分类号： G11C13/0023 , G11C13/0021 , G11C13/0038 , G11C13/004 , G11C13/0069 , G11C16/06 , G11C16/10 , G11C2013/0073 , G11C2213/77 , G11C2213/79
摘要： Example implementations relate to memory array drivers. For example, a memory array includes a memory cell. The memory array also includes a bit line coupled to the memory cell and a word line coupled to the memory cell. The memory array further includes a first memory array driver having a first terminal and a second terminal. The first terminal is coupled to the bit line. The second terminal is coupled to the word line. The memory array further includes a second memory array driver having a third terminal and a fourth terminal. The third terminal is coupled to the bit line. The fourth terminal is coupled to the word line.
摘要翻译：示例实现涉及内存阵列驱动程序。例如，存储器阵列包括存储器单元。存储器阵列还包括耦合到存储器单元的位线和耦合到存储器单元的字线。存储器阵列还包括具有第一端子和第二端子的第一存储器阵列驱动器。第一个端子耦合到位线。第二终端耦合到字线。存储器阵列还包括具有第三终端和第四终端的第二存储器阵列驱动器。第三端子耦合到位线。第四终端耦合到字线。

8. 发明申请

WO2016064406A1 MEMRISTIVE CROSS-BAR ARRAY FOR DETERMINING A DOT PRODUCT 审中-公开
标题翻译：用于确定产品的测量横杆阵列
公开(公告)号：WO2016064406A1
公开(公告)日：2016-04-28
申请号：PCT/US2014/062010
申请日：2014-10-23
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： GE, Ning , YANG, Jianhua , STRACHAN, John Paul , HU, Miao
IPC分类号： G11C13/00
CPC分类号： G11C13/0069 , G06F17/11 , G06F17/16 , G06G7/16 , G11C7/1006 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/004 , G11C2213/15 , G11C2213/77
摘要： A method of obtaining a dot product includes applying a number of first voltages to a corresponding number of row lines within a memristive cross-bar array to change the resistive values of a corresponding number of memristors located a junctions between the row lines and a number of column lines. The first voltages define a corresponding number of values within a matrix, respectively. The method further includes applying a number of second voltages to a corresponding number of the row lines within the memristive cross-bar array. The second voltages define a corresponding number of vector values. The method further includes collecting the output currents from the column lines. The collected output currents define the dot product.
摘要翻译：获得点积的方法包括将多个第一电压施加到忆阻交叉条阵列内的相应数量的行线，以改变位于行线之间的接合处的相应数量的忆阻器的电阻值和多个列线。第一电压分别在矩阵内定义相应数量的值。该方法还包括将多个第二电压施加到忆阻交叉条阵列内的相应数量的行线。第二电压定义相应数量的向量值。该方法还包括从列线收集输出电流。收集的输出电流定义点积。

9. 发明申请

WO2015183291A1 MEMORY CONTROLLERS 审中-公开
标题翻译：内存控制器
公开(公告)号：WO2015183291A1
公开(公告)日：2015-12-03
申请号：PCT/US2014/040115
申请日：2014-05-30
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： GE, Ning , YANG, Jianhua , PERNER, Frederick , NICKEL, Janice H.
IPC分类号： G11C13/00 , G11C7/10
CPC分类号： G11C13/004 , G11C13/0007 , G11C13/0023 , G11C2013/0045 , G11C2213/77
摘要： A memory controller includes a voltage control module that operates to isolate a target memristor of a memory crossbar array. The voltage control module applies a column voltage to a column line coupled to the target memristor, applies a first row voltage to all row lines not coupled to the target memristor and a second row voltage to a row line coupled to the target memristor, and senses a current through the target memristor to determine a state of the target memristor. The memory crossbar array includes a plurality of column lines, a plurality of row lines, a plurality of memristors, and a plurality of shorting switches. Each memristor is coupled between a unique combination of one column line and one row line. Each shorting switch has a high impedance resistor and a low impedance transistor, and each shorting switch is coupled to an end of a unique row line.
摘要翻译：存储器控制器包括电压控制模块，其操作以隔离存储器交叉开关阵列的目标忆阻器。电压控制模块对连接到目标忆阻器的列线施加列电压，对未耦合到目标忆阻器的所有行线施加第一行电压，将第二行电压施加到与目标忆阻器耦合的行线，并感测目前通过目标忆阻器确定目标忆阻器的状态。存储器横杆阵列包括多个列线，多条行线，多个忆阻器和多个短路开关。每个忆阻器耦合在一列和一行的独特组合之间。每个短路开关具有高阻抗电阻器和低阻抗晶体管，并且每个短路开关耦合到独特行线的端部。

10. 发明申请

WO2015116152A1 NEGATIVE DIFFERENTIAL RESISTANCE CIRCUIT ELEMENT 审中-公开
标题翻译：负电阻电阻电路元件
公开(公告)号：WO2015116152A1
公开(公告)日：2015-08-06
申请号：PCT/US2014/014093
申请日：2014-01-31
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： GIBSON, Gary , JACKSON, Warren , WILLIAMS, R. Stanley
IPC分类号： H01L27/115
CPC分类号： H01L27/2418 , G11C7/04 , G11C11/1659 , G11C13/0007 , G11C13/0023 , G11C13/003 , G11C2213/73 , G11C2213/76 , H01L45/00 , H01L45/1286 , H01L45/145
摘要： A circuit component that exhibits a region of negative differential resistance includes: a first layer of material; and a second layer of material in contact with the first layer of material, the contact forming a first self-heating interface. The first self-heating interface is structured such that an electrical current flowing from the first layer of material to the second layer of material encounters an electrical impedance occurring at the first interface that is greater than any electrical impedance occurring in the first and second layers of material, wherein heating occurring at the first interface is dominated by Joule heating caused by the electrical impedance occurring at the first interface, and wherein the electrical impedance occurring at the first interface decreases with increasing temperature to induce a region of negative differential resistance.
摘要翻译：具有负差分电阻的区域的电路部件包括：第一层材料; 以及与所述第一材料层接触的第二材料层，所述接触件形成第一自加热界面。第一自热界面被构造成使得从第一材料层流向第二层材料的电流遇到在第一界面处发生的电阻抗大于在第一和第二层中发生的任何电阻抗材料，其中在第一界面处发生的加热由通过在第一界面处发生的电阻抗引起的焦耳加热主导，并且其中在第一界面处发生的电阻抗随温度升高而降低以引起负差分电阻的区域。

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