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1. 发明申请

WO2016085600A1 SYMBOL TRANSITION CLOCKING CLOCK AND DATA RECOVERY TO SUPPRESS EXCESS CLOCK CAUSED BY SYMBOL GLITCH DURING STABLE SYMBOL PERIOD 审中-公开
标题翻译：符号转换时钟和数据恢复在符号符号周期内超过符号时间引起的超时时钟
公开(公告)号：WO2016085600A1
公开(公告)日：2016-06-02
申请号：PCT/US2015/056991
申请日：2015-10-22
申请人： QUALCOMM INCORPORATED
发明人： SENGOKU, Shoichiro
IPC分类号： H04L7/033 , H03K5/1252 , H04L25/14 , G06F13/40 , H04L25/49
CPC分类号： H04L7/0087 , G06F13/4072 , G11C8/06 , H04L7/0037 , H04L7/0083 , H04L7/033 , H04L7/042 , H04L7/08 , H04L25/14 , H04L25/49
摘要： A method and an apparatus are provided. The apparatus may includes a clock recovery circuit having a comparator that provides a comparison signal indicating whether an input signal matches a level-latched instance of the input signal, a first set-reset latch that provides a filtered version of the comparison signal, where the first set-reset latch is set by a first-occurring active transition of the comparison signal and is unaffected by further transitions of the comparison signal that occur during a predefined period of time, delay circuitry that receives the filtered version of the comparison signal and outputs a first pulse on a first clock signal, and a second set-reset latch configured to provide a second pulse on an output clock signal when the first pulse is present on the first clock signal and the comparison signal indicates that the level-latched instance of the input signal does not match the input signal.
摘要翻译：提供了一种方法和装置。该装置可以包括具有比较器的时钟恢复电路，该比较器提供指示输入信号是否匹配输入信号的电平锁存实例的比较信号，提供比较信号的滤波版本的第一设置复位锁存器，其中第一设置复位锁存器由比较信号的第一次有效转换设置，并且不受在预定义时间段期间发生的比较信号的进一步转换的影响，接收比较信号的滤波版本的延迟电路和输出第一时钟信号上的第一脉冲和第二设置复位锁存器，其被配置为当第一时钟信号上存在第一脉冲时，在输出时钟信号上提供第二脉冲，并且比较信号指示电平锁存的实例输入信号与输入信号不匹配。

2. 发明申请

WO2016032955A2 NVRAM ENABLED STORAGE SYSTEMS 审中-公开
标题翻译： NVRAM启用存储系统
公开(公告)号：WO2016032955A2
公开(公告)日：2016-03-03
申请号：PCT/US2015/046534
申请日：2015-08-24
申请人： CACHEIO LLC
发明人： MANN, Bruce Eric , CROSS, Matthew Edward , BEAVERSON, Arthur James , CHANG, Bang
IPC分类号： G11C8/06
CPC分类号： G11C8/06 , G06F11/1004 , G06F11/1076 , G06F11/1441 , G06F12/00
摘要： A method of preventing data loss is disclosed that includes writing data first to a NVRAM device, then to a storage device with volatile memory and persistent medium, and checking whether data is on the persistent medium before deleting the data from the NVRAM. A method of reducing read-modify-writes and write amplification is also disclosed that includes writing data first to a NVRAM device, accumulating data in full stripes before writing the data to a RAID system in full stripes and to each storage device in contiguous chunks sequentially.
摘要翻译：公开了一种防止数据丢失的方法，其包括首先将数据写入NVRAM设备，然后写入具有易失性存储器和永久介质的存储设备，并且在删除之前检查数据是否在永久介质上来自NVRAM的数据。还公开了一种减少读取 - 修改 - 写入和写入放大的方法，该方法包括首先将数据写入到NVRAM设备，在将全部条带中的数据写入RAID系统之前以全条带方式累积数据并且顺序地将数据写入连续块中的每个存储设备

3. 发明申请

WO2015172419A1 一种计算机系统及数据读写方法审中-公开
公开(公告)号：WO2015172419A1
公开(公告)日：2015-11-19
申请号：PCT/CN2014/080343
申请日：2014-06-19
申请人：上海大学
发明人：金翊 , 欧阳山 , 沈云付 , 彭俊杰 , 刘学民
IPC分类号： G06F12/02
CPC分类号： G06F12/06 , G06F12/02 , G11C8/06 , G11C8/10
摘要：公开了一种计算机系统，包括：一寻址组件，与处理器内存地址线的高位及存储器的字地址线的高位分别连接，可控制的在存储器上一连续或者不连续的预设范围内将处理器形成的内存地址的高位转化为对应的存储器字地址的高位并输出至存储器；处理器内存地址线的低位与存储器的字地址线的低位连接；预设范围小于或者等于处理器内存地址线的寻址范围；处理器通过修改预设范围，变化预设范围覆盖的存储器的存储单元。上述技术方案的有益效果是：减少了传统系统中必需的内存芯片结构，减少了整个计算机系统的制造成本；减少了用于数据交换的时间，提高了系统的运行效率；缩短了读写操作的操作时间；应用简单，适用性广。

4. 发明申请

WO2012061048A1 TECHNIQUES FOR STORING DATA AND TAGS IN DIFFERENT MEMORY ARRAYS 审中-公开
标题翻译：在不同存储器阵列中存储数据和标签的技术
公开(公告)号：WO2012061048A1
公开(公告)日：2012-05-10
申请号：PCT/US2011/057386
申请日：2011-10-21
申请人： RAMBUS INC. , WARE, Frederick A.
发明人： WARE, Frederick A.
IPC分类号： G11C7/10 , G11C7/22 , G11C8/00
CPC分类号： G06F12/0895 , G06F12/0802 , G06F12/0851 , G06F12/1027 , G06F2212/1044 , G11C8/06
摘要： A memory controller includes logic circuitry to generate a first data address identifying a location in a first external memory array for storing first data, a first tag address identifying a location in a second external memory array for storing a first tag, a second data address identifying a location in the second external memory array for storing second data, and a second tag address identifying a location in the first external memory array for storing a second tag. The memory controller includes an interface that transfers the first data address and the first tag address for a first set of memory operations in the first and the second external memory arrays. The interface transfers the second data address and the second tag address for a second set of memory operations in the first and the second external memory arrays.
摘要翻译：存储器控制器包括逻辑电路，用于产生标识第一外部存储器阵列中用于存储第一数据的位置的第一数据地址，标识第二外部存储器阵列中用于存储第一标签的位置的第一标签地址，识别第二数据地址的第二数据地址用于存储第二数据的第二外部存储器阵列中的位置，以及标识第一外部存储器阵列中用于存储第二标签的位置的第二标签地址。存储器控制器包括一个接口，用于传送第一和第二外部存储器阵列中第一组存储器操作的第一数据地址和第一标签地址。接口将第二数据地址和第二标签地址传送到第一和第二外部存储器阵列中的第二组存储器操作。

5. 发明申请

WO2009089612A1 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE 审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2009089612A1
公开(公告)日：2009-07-23
申请号：PCT/CA2008002206
申请日：2008-12-16
申请人： MOSAID TECHNOLOGIES INC , KIM JIN-KI , HAMMOND DANIEL ALBERT
发明人： KIM JIN-KI , HAMMOND DANIEL ALBERT
IPC分类号： G11C8/06 , G11C8/10 , G11C16/08 , H04L12/28
CPC分类号： G11C16/08 , G11C5/025 , G11C8/06 , G11C8/08 , G11C8/10 , G11C8/14 , G11C29/76 , H04L12/46
摘要： A nonvolatile memory having a non-power of two memory capacity is disclosed. The nonvolatile memory device includes at least one plane. The plane includes a plurality of blocks with each of the blocks divided into a number of pages and each of the blocks defined along a first dimension by a first number of memory cells for storing data, and along a second dimension of by a second number of memory cells for storing data. The nonvolatile memory has a non-power of two capacity proportionally related to a total number of memory cells in said plane. The nonvolatile memory also includes a plurality of row decoders. An at least substantially one-to-one relationship exists, in the memory device, for number of row decoders to number of pages. Each of the row decoders is configured to facilitate a read operation on an associated page of the memory device.
摘要翻译：公开了具有两个存储容量的非功率的非易失性存储器。非易失性存储器件包括至少一个平面。平面包括多个块，其中每个块划分成多个页面，并且每个块沿着第一维由第一数量的存储单元定义用于存储数据，并且沿着第二维度由第二数量的第二维度用于存储数据的存储单元。非易失性存储器具有与所述平面中的存储单元的总数成比例地相关的两个容量的非功率。非易失性存储器还包括多个行解码器。在存储器装置中，至少基本上一对一的关系存在多个行解码器到页数。行解码器中的每一个被配置为便于在存储器件的相关页面上进行读取操作。

6. 发明申请

WO2007130640A3 MEMORY DEVICE INCLUDING MULTIPLEXED INPUTS 审中-公开
标题翻译：包含多路输入的存储器件
公开(公告)号：WO2007130640A3
公开(公告)日：2008-05-08
申请号：PCT/US2007010943
申请日：2007-05-04
申请人： INAPAC TECHNOLOGY INC , ONG ADRIAN E
发明人： ONG ADRIAN E
IPC分类号： G11C7/10
CPC分类号： G11C5/066 , G11C8/06
摘要： Systems and methods are described for reducing the number of exterior contacts on a semiconductor package without reducing the number of address, data and control signals used by an integrated circuit interior to the semiconductor package. In some embodiments, two signals may be received at a shared conductor accessible by devices exterior to the semiconductor package and communicated to two contacts on the integrated circuit that are inaccessible to the exterior of the semiconductor package. In various embodiments, signals required to support a full set of features of the JEDEC JESD79E standard or the JEDEC JESD79-2C standard are communicated using a reduced number of exterior contacts.
摘要翻译：描述了用于减少半导体封装上的外部触点数量的系统和方法，而不减少集成电路内部对半导体封装使用的地址，数据和控制信号的数量。在一些实施例中，可以在共享导体处接收两个信号，该共享导体可由半导体封装外部的器件访问，并且传送到集成电路上对半导体封装的外部不可访问的两个触点。在各种实施例中，使用减少数量的外部触点来传送支持JEDEC JESD79E标准或JEDEC JESD79-2C标准的全部特征所需的信号。

7. 发明申请

WO2007023544A1 記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法审中-公开
标题翻译：存储器件，存储器件的控制方法和存储器控制装置的控制方法
公开(公告)号：WO2007023544A1
公开(公告)日：2007-03-01
申请号：PCT/JP2005/015415
申请日：2005-08-25
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 新実正博
发明人：新実正博
IPC分类号： G11C16/24
CPC分类号： G11C8/00 , G11C8/06 , G11C8/18
摘要：　消去動作の単位であるメモリセル領域をセクタＳとして、読出し動作または／および書込み動作の単位をセクタ内のブロックＢ０～Ｂ３とするに当たり、ブロックＢ０～Ｂ３の一つを選択するブロックアドレスＢＡが、ブロックアドレスバッファ（ＢＡＢ）３に保持される。保持動作は読出しまたは書込み動作に先立って行なわれるため、その後の読出し動作や書込み動作において再入力する必要はない。保持されたブロックアドレスＢＡに応じて選択信号ＹＤｎ（ｎ＝０～３）の何れかが選択され、選択信号ＹＤｎに応じて何れか一つのブロックが選択される。この状態はブロックアドレスバッファ（ＢＡＢ）３に保持されているブロックアドレスＢＡが書き換えられるまで維持されるため、読出し／書込み動作ごとにブロックアドレスＢＡの入力、デコードの処理を行なう必要がなくなり、アクセス動作を迅速かつ低消費電流で行なうことができる。
摘要翻译：当作为擦除单位的存储单元区域被定义为扇区（S）并且读取和/或写入单元被定义为该部分中的块（B0至B3）时，块地址（BA）选择块（B0至B3）被保存在块地址缓冲器（BAB）（3）中。在读取或写入操作之前执行保持操作，并且在随后的读取或写入操作中不需要再次输入块地址。根据保持的块地址（BA）选择选择信号（YDn）（n = 0〜3）中的一个，根据选择信号（YDn）选择其中一个块。由于该条件保持直到块地址缓冲器（BAB）（3）中保存的块地址（BA）被重写为止，所以每次执行读取或写入操作时，不需要输入和解码块地址（BA），并且访问可以以高速度和低电流消耗进行操作。

8. 发明申请

WO2004111856A1 MEMORY DEVICE SUPPORTING A DYNAMICALLY CONFIGURABLE CORE ORGANISATION 审中-公开
标题翻译：支持动态可配置核心组织的内存设备
公开(公告)号：WO2004111856A1
公开(公告)日：2004-12-23
申请号：PCT/US2003/020599
申请日：2003-06-26
申请人： RAMBUS, INC. , PEREGO, Richard, E. , STARK, Donald, C. , WARE, Frederick, A.
发明人： PEREGO, Richard, E. , STARK, Donald, C. , WARE, Frederick, A.
IPC分类号： G06F12/04
CPC分类号： G06F13/1678 , G06F12/04 , G06F12/06 , G06F12/0646 , G06F13/1657 , G06F13/4022 , G11C5/02 , G11C5/025 , G11C5/04 , G11C5/06 , G11C5/063 , G11C7/1006 , G11C7/1045 , G11C7/1048 , G11C7/106 , G11C7/1072 , G11C7/1087 , G11C8/06 , G11C11/4087 , G11C11/4097 , G11C2207/105 , G11C2207/108 , H05K1/117 , H05K1/14 , H05K2201/09954 , H05K2201/10189 , Y02D10/14
摘要： Described is a memory system (300) in which the memory core (305) organization changes with device width. The number of physical banks (PBO-PB3) accessed reduces with device width, resulting in reduced power usage for relatively narrow memory configurations. Increasing the number of logical memory banks (LBO-LB3) for narrow memory widths reduces the likelihood if bank conflicts, and consequently improves speed performance.
摘要翻译：描述了存储器系统（300），其中存储器核心（305）组织随设备宽度而变化。访问的物理存储区（PBO-PB3）的数量随设备宽度而减少，从而减少了相对较窄内存配置的功耗。为了缩小存储器宽度，增加逻辑存储体（LBO-LB3）的数量减少了银行冲突的可能性，从而提高了速度性能。

9. 发明申请

WO2004104841A1 アドレス変換バッファの電力制御方法及びその装置审中-公开
标题翻译：地址转换缓冲器功率控制方法及其装置
公开(公告)号：WO2004104841A1
公开(公告)日：2004-12-02
申请号：PCT/JP2003/006359
申请日：2003-05-21
申请人：富士通株式会社 , 吉見康一
发明人：吉見康一
IPC分类号： G06F12/10
CPC分类号： G06F1/3225 , G06F1/3275 , G06F12/1027 , G06F12/126 , G06F2212/1028 , G11C8/06 , Y02D10/13 , Y02D10/14
摘要：本発明は、ＴＬＢ内で長い間使用されるていないエントリの電源の切断制御を行うことにより、無駄な電力消費を低減することを目的とする。本発明により、論理アドレスから物理アドレスの変換を行う複数のエントリを有するアドレス変換バッファと、前記アドレス変換バッファのエントリ置き換え機構を有する、中央処理装置内に配置された、前記アドレス変換バッファの消費電力を制御する方法であって、アドレス変換バッファの有する前記複数のエントリの中から、エントリ置き換え機構の出力に基づいて、予め定められた基準に従って幾つかのエントリを選択する、エントリ選択ステップと、選択された幾つかのエントリの電力を制御する、電力制御ステップとを有する、アドレス変換バッファの消費電力を制御する方法を提供する。
摘要翻译：通过控制在TLB中长时间未使用的条目的电源的电源断电来降低功耗。一种地址转换缓冲器功耗控制方法，用于控制布置在包括地址转换缓冲器的中央处理单元中的地址转换缓冲器的功耗，该地址转换缓冲器具有用于执行从逻辑地址到物理地址的转换的多个条目，以及条目替换机构地址转换缓冲区。该方法包括：条目选择步骤，用于根据条目替换机构的输出并根据预定标准和用于控制所选条目的权力的功率控制步骤，从地址转换缓冲器的多个条目中选择一些条目。

10. 发明申请

WO1995000954A1 A GROUNDED MEMORY CORE FOR ROMS, EPROMS, AND EEPROMS 审中-公开
标题翻译：一个接地的存储器核心的环境，EPROMS和EEPROMS
公开(公告)号：WO1995000954A1
公开(公告)日：1995-01-05
申请号：PCT/US1994007317
申请日：1994-06-27
申请人： CREATIVE INTEGRATED SYSTEMS, INC.
发明人： CREATIVE INTEGRATED SYSTEMS, INC. , KOMAREK, James, A. , PADGETT, Clarence, W. , AMNEUS, Robert, D. , TANNER, Scott, B.
IPC分类号： G11C17/00
CPC分类号： G11C7/1057 , G11C7/062 , G11C7/065 , G11C7/1051 , G11C7/106 , G11C7/12 , G11C7/22 , G11C8/06 , G11C8/10 , G11C8/18 , G11C16/0491 , G11C16/24 , G11C16/28 , G11C17/12 , G11C17/126 , G11C2207/108 , H01L27/115 , H03K3/3565
摘要： The invention is an improved bank select read only memory in which the bit lines (mBL) and virtual ground lines (VGLs) are all precharged to ground (GND) instead of being precharged to an internal low supply voltage. Both of the two virtual ground lines (VGLs) are selected for the selected bit and both the selected virtual ground lines are driven to ground during the precharge phase. At the top of the memory array, all virtual ground lines (VGLs) in the memory array are precharge to ground during the precharge phase. Next, during the sensing phase, the operation of the two virtual ground lines for the selected bit is changed to selectively hold one virtual ground line (VGL1) at ground and switch the second virtual ground line (VGL2) to a positive voltage. All bit lines (mBL) are precharged to ground during the precharge phase. In the following sensing phase, the selected bit line is driven positive by the selected memory core FET if it is programmed with a low threshold voltage. If the selected memory core FET is programmed with a high threshold voltage, the bit line remains floating at the ground level, or it may be held at ground by means of the second virtual ground line, which is held at ground, and by low threshold core FETs, adjacent to the selected core FET, which are connected to the selected word line (WLn).
摘要翻译：本发明是一种改进的存储体选择只读存储器，其中位线（mBL）和虚拟接地线（VGL）都被预充电到地（GND），而不是预充电到内部低电源电压。对于所选择的位选择两个虚拟接地线（VGL），并且在预充电阶段期间所选择的虚拟接地线都被驱动到地。在存储器阵列的顶部，存储器阵列中的所有虚拟接地线（VGL）在预充电阶段期间预充电到地。接下来，在感测阶段期间，改变所选位的两个虚拟接地线的操作，以选择性地将一个虚拟接地线（VGL1）保持在地，并将第二虚拟接地线（VGL2）切换到正电压。所有位线（mBL）在预充电阶段都被预充电到地。在下一个感测阶段，如果所选择的位线被编程为低阈值电压，则所选择的位线被所选择的存储器芯FET驱动为正。如果所选择的存储核心FET被编程为具有高阈值电压，则位线保持在地电平浮动，或者它可以通过保持在地的第二虚拟接地线保持在地，并且通过低阈值与所选择的核心FET相邻的核心FET，其连接到所选择的字线（WLn）。

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