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1. 发明申请

WO2019026362A1 送信装置、および通信システム审中-公开
公开(公告)号：WO2019026362A1
公开(公告)日：2019-02-07
申请号：PCT/JP2018/017113
申请日：2018-04-27
申请人：ソニーセミコンダクタソリューションズ株式会社
发明人：下村　幸雄 , 杉岡　達也 , 花岡　克史
IPC分类号： H04L7/00 , H04L7/033
CPC分类号： H04L7/00 , H04L7/033
摘要：クロック信号を生成するクロック信号生成部と、クロック信号に基づいて動作し、クロック信号が埋め込まれたデータ、または、ＣＤＲの同期を維持させるための同期信号を送信する送信部と、を備え、データ送信の期間では、クロック信号生成部は、データ送信のための第１クロック信号を生成し、送信部は、第１クロック信号に基づいて第１クロック信号が埋め込まれたデータを送信し、データ送信の休止期間では、クロック信号生成部は、第１クロック信号よりも低い周波数の第２クロック信号を生成し、送信部は、第２クロック信号に基づいて同期信号を送信する、送信装置が、提供される。

2. 发明申请

WO2018013406A1 FRACTIONAL-N PHASE LOCKED LOOP DELTA SIGMA MODULATOR NOISE REDUCTION USING CHARGE PUMP INTERPOLATION 审中-公开
标题翻译：使用电荷泵插值降低N相锁定环路DELTA SIGMA MODULATOR的噪声
公开(公告)号：WO2018013406A1
公开(公告)日：2018-01-18
申请号：PCT/US2017/040978
申请日：2017-07-06
申请人： QUALCOMM INCORPORATED
发明人： ZHUANG, Jingcheng , CHEN, Xinhua , BOSSU, Frederic , TANG, Yiwu
IPC分类号： H03L7/089 , H03L7/191 , H03L7/197
CPC分类号： H03L7/087 , H03L7/0898 , H03L7/099 , H03L7/191 , H03L7/1974 , H03L7/1976 , H04L7/033
摘要： A phase locked loop has a frequency divider included in a feedback path. The frequency divider generates a first output and a delayed output. The phase locked loop also includes a charge pump to generate an output current based on the first output and the delayed output of the frequency divider.
摘要翻译：锁相环具有包括在反馈路径中的分频器。分频器产生第一个输出和一个延迟输出。锁相环还包括一个电荷泵，用于根据分频器的第一输出和延迟输出产生输出电流。

3. 发明申请

WO2017165107A1 SYSTEMS AND METHODS FOR FAST LOCAL OSCILLATOR PHASE FLIP 审中-公开
标题翻译：用于快速局部振荡器相位翻转的系统和方法
公开(公告)号：WO2017165107A1
公开(公告)日：2017-09-28
申请号：PCT/US2017/020912
申请日：2017-03-06
申请人： QUALCOMM INCORPORATED
发明人： PARK, Hyunsik , YANG, Jeongsik
IPC分类号： H03K5/14 , H03K5/125 , H03B5/12 , H03L7/08
CPC分类号： H04L7/033 , H03B19/14 , H03B27/00 , H03K5/125 , H03K5/14 , H03L7/16 , H03L7/1803 , H04L7/0091
摘要： Methods, systems, and devices for wireless communication are described. An internal state of a frequency divider of a local oscillator (LO) may be stored using a storage device in order to facilitate phase flipping of one or more signals output by the LO. The frequency divider may also include a pulse swallower that swallows a pulse of a signal input into the frequency divider. Using one or more power supply cutting switches in combination with a storage device and pulse swallower, high speed and reliable phase flipping of LO signals may be performed.
摘要翻译：描述了用于无线通信的方法，系统和设备。本地振荡器（LO）的分频器的内部状态可以使用存储设备来存储，以便促进由LO输出的一个或多个信号的相位翻转。分频器还可能包括一个吞咽输入到分频器的信号脉冲的脉冲吞食器。使用一个或多个电源切割开关以及存储设备和脉冲吞咽器，可以执行LO信号的高速且可靠的相位翻转。

4. 发明申请

WO2017094310A1 位相検出器、位相同期回路、および、位相同期回路の制御方法审中-公开
标题翻译：相位检测器，相位同步电路和控制相位同步电路的方法
公开(公告)号：WO2017094310A1
公开(公告)日：2017-06-08
申请号：PCT/JP2016/076569
申请日：2016-09-09
申请人：ソニー株式会社
发明人：周　志偉 , 増田　貴志 , 丸子　健一
IPC分类号： H03L7/089 , H03K5/26 , H03L7/08 , H04L7/033
CPC分类号： H03K5/26 , H03L7/08 , H03L7/089 , H04L7/033
摘要：フリップフロップが設けられた位相検出器の動作レンジを改善し、受信回路のジッタ耐性を向上させる。　位相検出器は、保持部、および、検出部を具備する。位相検出器において、保持部は、入力信号を所定の周期信号に同期して保持する。検出部は、入力信号の立上りエッジおよび立下りエッジの一方を指定エッジとして指定する制御信号により指定された指定エッジと所定の周期信号との位相差を前記保持部に保持された信号に基づいて検出する。
摘要翻译：
改善触发器配备的鉴相器的工作范围，提高接收电路的抖动容限。相位检测器包括保持单元和检测单元。在相位检测器中，保持单元与预定的周期性信号同步地保持输入信号。检测单元基于在保持单元中保持的信号，检测由指定输入信号的上升沿和下降沿中的一个的控制信号指定的指定边缘作为指定边缘和预定周期性信号之间的相位差检测。

5. 发明申请

WO2017081729A1 空気調和機の制御装置审中-公开
标题翻译：空调控制装置
公开(公告)号：WO2017081729A1
公开(公告)日：2017-05-18
申请号：PCT/JP2015/081499
申请日：2015-11-09
申请人：三菱電機株式会社
发明人：杉山　肇
IPC分类号： H04L7/033
CPC分类号： H04L7/033
摘要：空気調和機の制御装置（１１）は、分周比を保持するベースクロック分周カウンタ（５０）と、調整値を保持する微調整カウンタ（５２）と、調整値を調整する調整部（５１）と、分周比と調整値とを加算した調整後の分周比で第一の発振子（１）の周波数を分周したクロックを生成する通信速度生成用分周器（５４）と、第二の発振子（７）の出力に基づいて通信するマイクロコンピュータ（６）と、クロックに基づいた通信速度で、マイクロコンピュータ（６）と通信する非同期通信部（４）と、を備える。
摘要翻译：控制装置
所述的空调机（11）包括一个基本时钟分频计数器，它保持该分频比（50），它保存的调整值（52）的微调整计数器，调整值分频器，用于在将所述分频比和所述调节值相加之后将所述第一振荡器的频率除以所述分频比，微计算机，其基于第二振荡器的输出进行通信;异步通信单元，其以基于时钟的通信速度与微计算机进行通信; ），并且它包括一。

6. 发明申请

WO2016123284A1 GEAR SHIFTING FROM BINARY PHASE DETECTOR 审中-公开
标题翻译：二相检测器齿轮换位
公开(公告)号：WO2016123284A1
公开(公告)日：2016-08-04
申请号：PCT/US2016/015262
申请日：2016-01-28
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： HOSHYAR, Reza , ZHENG, Kevin , WARKE, Nirmal , KIAEI, Ali , BAHAI, Ahmad
IPC分类号： H03K5/13
CPC分类号： H04L25/03057 , H04L7/0004 , H04L7/0016 , H04L7/0087 , H04L7/033 , H04L7/0331 , H04L7/042 , H04L25/03019 , H04L25/03261 , H04L25/03267 , H04L25/03885 , H04L27/01 , H04L27/34 , H04L2025/03363 , H04L2025/03484 , H04L2025/0349 , H04L2025/03636
摘要： In a method (400) of providing clock data recovery (CDR) in a receiver, the method includes: receiving a Phase Amplitude Modulation (PAM) signal (402); on startup, using a non-return-to-zero (NRZ)-based phase frequency detector (PFD) (404) to acquire signal frequency from the received PAM signal; and responsive to a determination (406), switching to a PAM phase detector (PD) (408) for steady state operation.
摘要翻译：在接收机中提供时钟数据恢复（CDR）的方法（400）中，该方法包括：接收相位调制（PAM）信号（402）; 在启动时，使用基于非归零（NRZ）的相位频率检测器（PFD）（404）从接收到的PAM信号获取信号频率; 并响应于确定（406），切换到用于稳态操作的PAM相位检测器（PD）（408）。

7. 发明申请

WO2016099692A1 WIRELINE RECEIVER CIRCUITRY HAVING COLLABORATIVE TIMING RECOVERY 审中-公开
标题翻译：具有协调时序恢复的线路接收器电路
公开(公告)号：WO2016099692A1
公开(公告)日：2016-06-23
申请号：PCT/US2015/059488
申请日：2015-11-06
申请人： INTEL CORPORATION
发明人： MUSAH, Tawfiq , KESKIN, Gokce , BALAMURUGAN, Ganesh , JAUSSI, James E. , CASPER, Bryan K.
IPC分类号： H04L25/03 , H04L7/02
CPC分类号： H04L25/03057 , H04L7/0058 , H04L7/0087 , H04L7/033 , H04L25/03146 , H04L25/14
摘要： Some embodiments include apparatus and methods having an input to receive an input signal, additional inputs to receive clock signals having different phases to sample the input signal, and a decision feedback equalizer (DFE) having DFE slices. The DFE slices include a number of data comparators to provide data information based on the sampling of the input signal, and a number of phase error comparators to provide phase error information associated with the sampling of the input signal. The number of phase error comparators of the DFE slices is not greater than the number of data comparators of the DFE slices.
摘要翻译：一些实施例包括具有用于接收输入信号的输入的装置和方法，用于接收具有不同相位以对输入信号进行采样的时钟信号的附加输入，以及具有DFE切片的判决反馈均衡器（DFE）。 DFE片包括多个数据比较器，用于基于输入信号的采样来提供数据信息，以及多个相位误差比较器，以提供与输入信号的采样相关联的相位误差信息。 DFE切片的相位误差比较器的数量不大于DFE切片的数据比较器的数量。

8. 发明申请

WO2016098272A1 基地局装置及びその制御方法审中-公开
标题翻译：基站装置及其控制方法
公开(公告)号：WO2016098272A1
公开(公告)日：2016-06-23
申请号：PCT/JP2015/004613
申请日：2015-09-10
申请人：日本電気株式会社
发明人：飯塚　浩人
IPC分类号： H04W92/14 , H04L7/00 , H04L7/033 , H04L27/18 , H04W56/00
CPC分类号： H04L7/033 , H04L7/0083 , H04L27/18 , H04W56/00 , H04W56/0015 , H04W56/0035
摘要：　一実施の形態によれば、基地局装置（１）は、データ（Ｄ１）を含むベースバンド信号を生成する無線制御装置（２）と、ベースバンド信号をマイクロ波に変調して無線送信するマイクロ波装置（４）と、受信したマイクロ波をベースバンド信号に復調した後、そのベースバンド信号に含まれるデータ（Ｄ１）の周期からクロック（ＣＬＫ１）を抽出するとともに、そのベースバンド信号をクロック（ＣＬＫ１）に同期して取り込んでデータ（Ｄ１）を再生するマイクロ波装置（５）と、マイクロ波装置（５）にて再生されたデータ（Ｄ１）を高周波信号に変調する無線装置（３）と、を備え、マイクロ波装置（５）は、クロック（ＣＬＫ１）の周波数変動量が所定範囲を超える場合、再生したデータに代えてダミーデータを出力する。
摘要翻译：根据实施例，基站装置（1）包括：无线控制装置（2），生成包括数据（D1）的基带信号; 微波装置（4），其将基带信号调制成微波用于无线电传输; 将接收的微波解调为基带信号的微波装置（5），从基带信号中包含的数据（D1）的周期中提取时钟（CLK1），并与时钟同步地进行基带信号 CLK1），从而再现数据（D1）; 以及将由微波装置（5）再现的数据（D1）调制成高频信号的无线装置（3）。当时钟（CLK1）的频率变化量超过预定极限时，微波装置（5）输出虚拟数据而不是再生数据。

9. 发明申请

WO2016086045A1 MULTI-WIRE SYMBOL TRANSITION CLOCKING SYMBOL ERROR CORRECTION 审中-公开
标题翻译：多线符号转换时钟符号错误校正
公开(公告)号：WO2016086045A1
公开(公告)日：2016-06-02
申请号：PCT/US2015/062511
申请日：2015-11-24
申请人： QUALCOMM INCORPORATED
发明人： SENGOKU, Shoichiro
IPC分类号： H04L1/00 , H03M13/03 , H04L7/033 , H04L25/02 , H04L25/14 , H04L25/493 , H04L1/24
CPC分类号： G06F11/1004 , H03M5/00 , H03M13/03 , H03M13/63 , H04L1/004 , H04L1/0041 , H04L1/0061 , H04L1/245 , H04L7/033 , H04L25/0264 , H04L25/0272 , H04L25/03286 , H04L25/14 , H04L25/493 , H04L27/38
摘要： Apparatus, systems and methods for error detection in transmissions on a multi-wire interface are disclosed. A method for correcting transmission errors in multi-wire transition-encoded interface may include determining whether a symbol error is present in the sequence of symbols based on a value of an error detection code (EDC) in the received plurality of bits, generating one or more permutations of the sequence of symbols, where each permutation includes one symbol that is different from corresponding symbols in the sequence of symbols and different from corresponding symbols in other permutations. A permutation in the one or more permutations may be identified as including a corrected sequence of symbols when it produces a decoded EDC value that matches an expected EDC value. The expected EDC value may correspond to a predefined value for EDCs transmitted over the multi-wire interface to enable detection of up to two symbol errors at the receiver.
摘要翻译：公开了用于在多线接口上的传输中的错误检测的装置，系统和方法。用于校正多线转换编码接口中的传输错误的方法可以包括基于所接收的多个比特中的错误检测码（EDC）的值来确定码元序列中是否存在符号错误，生成一个或符号序列的更多排列，其中每个排列包括不同于符号序列中的对应符号并且不同于其他排列中的对应符号的一个符号。一个或多个排列中的排列可以被识别为当其产生与期望的EDC值匹配的解码的EDC值时包括校正的符号序列。期望的EDC值可以对应于通过多线接口发送的EDC的预定值，以使得能够在接收器处检测多达两个符号错误。

10. 发明申请

WO2016015219A1 收发信机审中-公开
公开(公告)号：WO2016015219A1
公开(公告)日：2016-02-04
申请号：PCT/CN2014/083217
申请日：2014-07-29
申请人：华为技术有限公司
发明人：杨博 , 蔡华
IPC分类号： H04B1/00 , H04W88/00
CPC分类号： H04L25/14 , H04B1/00 , H04B1/006 , H04B1/28 , H04L7/033 , H04L25/49 , H04W24/02 , H04W88/00
摘要：一种收发信机，发信机包括：基带控制装置（21）；升频装置（22），与基带控制装置（21）连接，用于将基带控制装置（21）生成的基带信号升频得到中频信号；并联设置的至少两个射频通道（23），通过第二开关（S2）与升频装置（22）连接，用于对中频信号进行变频、放大和滤波，获得其对应部分频段的射频信号；天线（24），通过第一开关（S1）与至少两个射频通道（23）中任一射频通道的输出端串联连接，用于将该射频通道所获得的射频信号发送出去。通过并联设置至少两个射频通道，每射频通道覆盖一段频率范围，工作于不同的工作频点，在实现超宽带宽的同时，保持较高的无线通信性能。

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