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1. 发明申请

WO2018200358A1 ACCESSING DATA IN MEMORY 审中-公开
公开(公告)号：WO2018200358A1
公开(公告)日：2018-11-01
申请号：PCT/US2018/028810
申请日：2018-04-23
申请人： MICRON TECHNOLOGY, INC.
发明人： FINKBEINER, Timothy P. , HUSH, Glen E. , PINNEY, David L.
IPC分类号： G11C7/06 , G06F13/16
CPC分类号： G11C7/065 , G11C7/1006 , G11C7/1012 , G11C7/106 , G11C7/1087 , G11C7/22 , G11C11/4076 , G11C11/4091 , G11C11/4094 , G11C11/4096 , G11C2207/229 , G11C2211/4013
摘要： The present disclosure includes apparatuses and methods related to accessing data in memory. One example method comprises storing data associated with a first operation in a first sense amplifier responsive to receiving a request to perform a second operation, and performing the second operation associated with a row of memory cells while the data associated with the first operation is being stored in the first sense amplifier.

2. 发明申请

WO2018017188A1 BAD COLUMN MANAGEMENT WITH DATA SHUFFLE IN PIPELINE 审中-公开
标题翻译：管道中有数据输出的坏柱管理
公开(公告)号：WO2018017188A1
公开(公告)日：2018-01-25
申请号：PCT/US2017/034887
申请日：2017-05-28
申请人： SANDISK TECHNOLOGIES LLC
发明人： TSAI, Wanfang , LI, Yan
IPC分类号： G11C29/00 , G11C7/10
CPC分类号： G06F13/1673 , G06F3/061 , G06F3/0655 , G06F3/0688 , G06F5/065 , G06F13/1642 , G06F2205/067 , G06F2212/2022 , G06F2212/7203 , G11C7/1039 , G11C7/106 , G11C7/1066 , G11C16/0483 , G11C16/10 , G11C16/3427 , G11C16/3436 , G11C16/3454 , G11C29/84
摘要： Systems and methods for controlling data flow and data alignment using data expand and compress circuitry arranged between a variable data rate bi-directional first in, first out (FIFO) buffer and one or more memory arrays to compensate for bad column locations within the one or more memory arrays are described. The bi-directional FIFO may have a variable data rate with the array side and a fixed data rate with a serializer/deserializer (SERDES) circuit that drives input/output (I/O) circuitry. The data expand and compress circuitry may pack and unpack data and then align the data passing between the one or more memory arrays and the bi-directional FIFO using a temporary buffer, data shuffling logic, and selective pipeline stalls.
摘要翻译：使用布置在可变数据速率双向先进先出（FIFO）缓冲器和一个或多个存储器阵列之间的数据扩展和压缩电路来控制数据流和数据对齐的系统和方法以补偿描述了一个或多个存储器阵列内的不良列位置。双向FIFO可以具有阵列侧的可变数据速率和具有驱动输入/输出（I / O）电路的串行器/解串器（SERDES）电路的固定数据速率。数据扩展和压缩电路可以打包和解包数据，然后使用临时缓冲区，数据混排逻辑和选择性流水线延迟对齐在一个或多个存储器阵列和双向FIFO之间传递的数据。

3. 发明申请

WO2016036912A1 COMPARISON OPERATIONS IN MEMORY 审中-公开
标题翻译：内存中的比较操作
公开(公告)号：WO2016036912A1
公开(公告)日：2016-03-10
申请号：PCT/US2015/048248
申请日：2015-09-03
申请人： MICRON TECHNOLOGY, INC.
发明人： TIWARI, Sanjay
IPC分类号： G11C7/06 , G11C7/10 , G06F12/02
CPC分类号： G11C7/22 , G11C7/065 , G11C7/1006 , G11C7/1012 , G11C7/106 , G11C7/12 , G11C8/10
摘要： The present disclosure includes apparatuses and methods related to performing comparison operations in memory. An example apparatus can include a first group of memory cells coupled to a first access line and configured to store a plurality of first elements, and a second group of memory cells coupled to a second access line and configured to store a plurality of second elements. The apparatus can include a controller configured to cause the plurality of first elements to be compared with the plurality of second elements by controlling sensing circuitry to perform a number of operations without transferring data via an input/output (I/O) line, and the plurality of first elements and the plurality of second elements can be compared in parallel.
摘要翻译：本公开包括与在存储器中执行比较操作有关的装置和方法。示例性设备可以包括耦合到第一接入线路并被配置为存储多个第一元件的第一组存储器单元，以及耦合到第二接入线路并被配置为存储多个第二元件的第二组存储器单元。该装置可以包括：控制器，被配置为通过控制感测电路来执行多个操作而不经由输入/输出（I / O）线传输数据，使多个第一元件与多个第二元件进行比较，可以并行地比较多个第一元件和多个第二元件。

4. 发明申请

WO2014112472A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014112472A1
公开(公告)日：2014-07-24
申请号：PCT/JP2014/050447
申请日：2014-01-14
申请人：ピーエスフォールクスコエスエイアールエル , 木伏明彦 , 大神武士 , 渡邉由布子 , 白子剛史
发明人：木伏　明彦 , 大神　武士 , 渡邉　由布子 , 白子　剛史
IPC分类号： H01L21/8242 , G11C11/401 , G11C11/4094 , H01L27/108
CPC分类号： G11C11/4094 , G11C5/025 , G11C7/1039 , G11C7/106 , G11C11/4097 , H01L27/10897
摘要：【課題】ビット線イコライズ回路の占有面積を抑えつつプリチャージ特性を向上させる。【解決手段】ビット線ＢＬＴ１，ＢＬＢ１がそれぞれ接続される拡散層領域ＳＤＴ１，ＳＤＢ１と、プリチャージ電位ＶＢＬＰが供給される拡散層領域ＳＤＥＱと、ゲート電極Ｇとを備える。ゲート電極Ｇは、Ｙ方向に延在する部分Ｇ１２と、Ｘ方向に延在する部分Ｇ３とを含む。ゲート電極Ｇ１２に覆われた部分はチャネル領域ＣＨ１２を構成し、ゲート電極Ｇ３に覆われた部分はチャネル領域ＣＨ３を構成する。拡散層領域ＳＤＴ１は、Ｙ方向において拡散層領域ＳＤＢ１，ＳＤＥＱ間に位置している。拡散層領域ＳＤＴ１，ＳＤＢ１と拡散層領域ＳＤＥＱはチャネル領域ＣＨ１２を介して接続され、拡散層領域ＳＤＴ１と拡散層領域ＳＤＢ１はチャネル領域ＣＨ３を介して接続される。本発明によれば、チャネル幅ＣＨ３を十分に確保できる。
摘要翻译： [问题]提高预充电特性同时减少位线均衡电路所占据的空间。 [解决方案]半导体器件设置有分别连接有位线（BLT1，BLB1）的扩散层区域（SDT1，SDB1），要提供预充电电位（VBLP）的扩散层区域（SDEQ），以及栅电极（G）。栅电极（G）包括向Y方向延伸的部分（G12）和向X方向延伸的部分（G3）。覆盖有栅极（G12）的部分构成沟道区（CH12），被栅电极（G3）覆盖的部分构成沟道区（CH3）。扩散层区域（SDT1）位于Y方向观察到的扩散层区域（SDB1，SDEQ）之间。扩散层区域（SDT1，SDB1）与沟道区域（CH12）之间的扩散层区域（SDEQ）连接，扩散层区域（SDT1）与沟道区域（SDB1）连接，扩散层区域区域（CH3）。根据本发明，可以确保足够的通道宽度（CH3）。

5. 发明申请

WO2014018063A1 DYNAMIC SENSE CIRCUITRY 审中-公开
标题翻译：动态感测电路
公开(公告)号：WO2014018063A1
公开(公告)日：2014-01-30
申请号：PCT/US2012/048679
申请日：2012-07-27
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. , PERNER, Frederick
发明人： PERNER, Frederick
IPC分类号： G11C7/06
CPC分类号： G11C13/004 , G11C7/062 , G11C7/067 , G11C7/106 , G11C27/02 , G11C2013/0042 , G11C2013/0054 , G11C2213/77 , H01L45/12
摘要： A dynamic sense circuit to determine memristor states within a memristor crossbar array that includes a differential comparator made up of a resistance capacitance (RC) network to capture a reference voltage and a differential pre-amp to operate in an open loop mode to dynamically compare the reference voltage to a sense voltage. An alternating current (AC) coupled amplifier receives the output of the comparator and outputs an amplified signal. A set-reset (SR) latch samples and holds the amplified signal as a digital value.
摘要翻译：一种动态感测电路，用于确定忆阻器交叉开关阵列内的忆阻器状态，其包括由电阻电容（RC）网络构成的差分比较器，以捕获参考电压和差分前置放大器以在开环模式下工作以动态地比较参考电压到感测电压。交流（AC）耦合放大器接收比较器的输出并输出放大的信号。置位（SR）锁存器将放大的信号采样并保存为数字值。

6. 发明申请

WO2013015960A3 DETERMINING AND TRANSFERRING DATA FROM A MEMORY ARRAY 审中-公开
标题翻译：从存储阵列确定和传输数据
公开(公告)号：WO2013015960A3
公开(公告)日：2013-03-21
申请号：PCT/US2012045510
申请日：2012-07-05
申请人： MICRON TECHNOLOGY INC , HENDRICKSON NICHOLAS
发明人： HENDRICKSON NICHOLAS
IPC分类号： G11C16/34
CPC分类号： G11C16/26 , G11C7/1033 , G11C7/1036 , G11C7/1039 , G11C7/106 , G11C11/5642 , G11C16/0458 , G11C16/0483 , G11C2207/2272 , G11C2211/5642
摘要： Apparatus and methods of operating memory devices are disclosed. In one such method, a first portion of the data states of memory cells are determined and transferred from a memory device while continuing to determine remaining portions of data states of the same memory cells. In at least one method, a data state of a memory cell is determined during a first sense phase and is transferred while the memory cell experiences additional sense phases to determine additional portions of the data state of the memory cell.
摘要翻译：公开了操作存储器件的装置和方法。在一种这样的方法中，存储器单元的数据状态的第一部分被确定并从存储器件传送，同时继续确定相同存储器单元的数据状态的剩余部分。在至少一种方法中，在第一感测阶段期间确定存储器单元的数据状态，并且在存储器单元经历额外的检测相位时传送，以确定存储器单元的数据状态的附加部分。

7. 发明申请

WO2009076532A1 REFERENCE-FREE SAMPLED SENSING 审中-公开
标题翻译：无参考感应
公开(公告)号：WO2009076532A1
公开(公告)日：2009-06-18
申请号：PCT/US2008/086436
申请日：2008-12-11
申请人： SPANSION LLC , ACHTER, Michael
发明人： ACHTER, Michael
IPC分类号： G11C16/26 , G11C16/34
CPC分类号： G11C16/28 , G11C7/06 , G11C7/062 , G11C7/1051 , G11C7/106 , G11C11/5642 , G11C16/344 , G11C16/3454
摘要： Systems and methods for extending the usable lifetime.of memory cells' by utilizing reference-free sampled sensing. A stimulus component (105) applies a plurality of different stimuli to a plurality of memory cells (110) of a memory device. A sense component (115) senses a characteristic of each memory cell of the plurality of memory cells (110) as a function of the applied plurality of different stimuli. An analysis component (120) determines a logic state of each memory cell of the plurality of memory cells (110) as a function of the sensed characteristic of each memory cell of the plurality of memory cells (110).
摘要翻译：通过利用无参考采样传感来延长存储单元的使用寿命的系统和方法。刺激分量（105）将多个不同的刺激应用于存储器装置的多个存储单元（110）。感测组件（115）作为所应用的多个不同的刺激的函数来感测多个存储单元（110）中的每个存储单元的特性。分析组件（120）根据多个存储器单元（110）中的每个存储器单元的检测到的特性来确定多个存储器单元（110）中的每个存储器单元的逻辑状态。

8. 发明申请

WO2009031677A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2009031677A1
公开(公告)日：2009-03-12
申请号：PCT/JP2008/066164
申请日：2008-09-08
申请人：株式会社ルネサステクノロジ , 谷口泰弘 , 奥山幸祐
发明人：谷口泰弘 , 奥山幸祐
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/10 , H01L27/105
CPC分类号： G11C14/0081 , G11C7/106 , G11C11/161 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1677
摘要：　記憶データの信頼性を向上させる。　第１磁気抵抗素子（２０３）及び第２磁気抵抗素子（２０４）を設ける。上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、スピンの向きを変更可能なフリー層と、スピンの向きが固定されたピン層とを含む。上記第１磁気抵抗素子は、フリー層側が第１トランジスタ（２０５）に結合され、ピン層側が第１電源端子（２０７）に結合される。上記第２磁気抵抗素子は、フリー層側が第２トランジスタ（２０６）に結合され、ピン層側が第１電源端子（２０７）に結合される。磁気抵抗メモリセルにおける不所望な抵抗状態変化を阻止することによって記憶データの信頼性を向上させる。
摘要翻译：提高存储数据的可靠性。提供第一磁阻元件（203）和第二磁阻元件（204）。第一和第二磁阻元件分别包括可以改变纺丝方向的自由层和固定纺丝方向的钉扎层。第一磁阻元件在自由层侧耦合到第一晶体管（205）和固定层侧的第一电源端子（207）。第二磁阻元件在自由层侧耦合到第二晶体管（206），并在被钉扎层侧耦合到第一电源端子（207）。通过防止磁阻存储单元中的不期望的电阻状态变化来实现存储数据的可靠性的提高。

9. 发明申请

WO2008157000A1 DELTA SIGMA SENSE AMPLIFIER COMPRISING DIGITAL FILTERS AND MEMORY 审中-公开
标题翻译： DELTA SIGMA SENSE放大器，包含数字滤波器和存储器
公开(公告)号：WO2008157000A1
公开(公告)日：2008-12-24
申请号：PCT/US2008/065404
申请日：2008-05-30
申请人： MICRON TECHNOLOGY, INC. , BAKER, R. Jacob
发明人： BAKER, R. Jacob
IPC分类号： G11C16/26 , G11C7/06 , G11C11/16 , G11C13/02
CPC分类号： G11C11/417 , G11C7/02 , G11C7/067 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1069 , G11C11/419 , G11C11/56 , G11C11/5642 , G11C11/5678 , G11C13/0004 , G11C16/04 , G11C16/26 , G11C29/02 , G11C29/023 , G11C29/028 , G11C2211/5634
摘要： A memory device that, in certain embodiments, includes a memory element coupled to a bit-line and a quantizing circuit coupled to the memory element via the bit-line. In some embodiments, the quantizing circuit includes an analog-to-digital converter having an input and output and a digital filter that includes memory. The input of the analog-to-digital converter may be coupled to the bit-line, and the output of the analog-to-digital converter may be coupled to the digital filter.
摘要翻译：在某些实施例中，存储器件包括耦合到位线的存储器元件和经由位线耦合到存储元件的量化电路。在一些实施例中，量化电路包括具有输入和输出的模数转换器和包括存储器的数字滤波器。模拟 - 数字转换器的输入可以耦合到位线，并且模数转换器的输出可以耦合到数字滤波器。

10. 发明申请

WO2007131062A3 NON-VOLATILE MEMORY WITH BACKGROUND DATA LATCH CACHING DURING READ OPERATIONS AND METHODS THEREFOR 审中-公开
标题翻译：具有背景数据的非易失性存储器读取操作期间的缓存及其方法
公开(公告)号：WO2007131062A3
公开(公告)日：2008-03-06
申请号：PCT/US2007068069
申请日：2007-05-02
申请人： SANDISK CORP , LI YAN
发明人： LI YAN
IPC分类号： G11C16/26 , G11C7/22 , G11C11/56
CPC分类号： G11C16/26 , G06F12/0893 , G06F2212/2022 , G06F2212/3042 , G11C7/1039 , G11C7/1051 , G11C7/106 , G11C7/22 , G11C11/5628 , G11C11/5642 , G11C2207/107 , G11C2207/2245 , G11C2207/2281
摘要： Part of the latency from memory read or write operations is for data to be input to or output from the data latches of the memory via an I/O bus. Methods and circuitry are present for improving performance in non-volatile memory devices by allowing the memory to perform some of these data caching and transfer operations in the background while the memory core is busy with a read operation. A scheme for caching read data is implemented so that even when the read for a current page on a current wordline must be preceded by a prerequisite read of data on an adjacent wordline, the prerequisite read along with any I/O access is preemptively done in the cycle for reading a previous page so that the current read can be performed while the previously read page is busy with the I/O access.
摘要翻译：来自存储器读或写操作的部分延迟是通过I / O总线将数据输入或从存储器的数据锁存器输出。存在用于通过允许存储器在存储器核心忙于读取操作的情况下在后台执行这些数据高速缓存和传送操作中的一些的方法和电路来改善非易失性存储器件的性能。实现用于缓存读取数据的方案，使得即使在当前字线上的当前页面的读取必须在相邻字线上的数据读取的前提条件之前，先决条件读取与任何I / O访问一起先于用于读取上一页的循环，以便当先前读取的页面忙于I / O访问时可以执行当前读取。

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