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1. 发明申请

WO2007069295A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2007069295A1
公开(公告)日：2007-06-21
申请号：PCT/JP2005/022827
申请日：2005-12-13
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 坂下基匡 , 矢野勝 , 小川暁 , 中井努
发明人：坂下基匡 , 矢野勝 , 小川暁 , 中井努
IPC分类号： G11C16/10
CPC分类号： G11C16/10 , G11C2207/2263
摘要：本発明は、メモリセルアレイにプログラムすべきデータを分割した分割データの書き込むビットの総数を検出し（Ｓ１０、Ｓ２０）、前記ビットの総数を所定のビットの数と比較する（Ｓ１２、Ｓ２２）。比較結果に応じ分割データを反転（Ｓ１４、Ｓ２４）または非反転（Ｓ１５、Ｓ２５）する。反転または非反転したデータである反転データをメモリセルアレイにプログラムする（Ｓ１８）。そして、反転データをメモリセルアレイにプログラムする（Ｓ１８）間に、次の分割データの書き込むビットの総数を検出し（Ｓ２０）、前記ビットの総数を所定のビットの数と比較する（Ｓ２２）半導体装置およびその制御方法である。
摘要翻译：在半导体器件和控制半导体器件的方法中，在步骤（S10，S20）中检测从应该在存储器单元阵列中编程的数据中的写入位的总数，并且总位数与步骤中的预定比特数进行比较（S12，S22）。响应于步骤（S14，S24）或（S15，S25）中的比较结果，分割数据被反转或不反转。在步骤（S18）中将反相或非反相数据编程在存储单元阵列中。在步骤（S18）中在反相或非反相数据被编程在存储单元阵列的时间段期间，在步骤（S20）中检测下一个分割数据中的总写入位数，将比特数与步骤中的预定比特数进行比较（S22）。

2. 发明申请

WO2007066409A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007066409A1
公开(公告)日：2007-06-14
申请号：PCT/JP2005/022646
申请日：2005-12-09
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 星野雅孝 , 河西純一 , 目黒弘一 , 福山良太 , 新間康弘 , 田谷耕治 , 小野寺正徳 , 舛田直実
发明人：星野雅孝 , 河西純一 , 目黒弘一 , 福山良太 , 新間康弘 , 田谷耕治 , 小野寺正徳 , 舛田直実
IPC分类号： H01L25/065 , H01L23/12 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , H01L23/3128 , H01L23/49575 , H01L25/50 , H01L2224/02371 , H01L2224/05548 , H01L2224/32225 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2225/06506 , H01L2225/06513 , H01L2225/06551 , H01L2225/06555 , H01L2924/01004 , H01L2924/01078 , H01L2924/01079 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
摘要：　本発明は、各半導体チップ（１０）が、半導体基板（１２）と、半導体基板（１２）の側面に設けられ、側面に凹部（５４）を有する第１絶縁層（１６）と、を有する積層された複数の半導体チップ（３０）と、凹部（５４）内の側面の中央部に設けられた第１金属層（２０）と、凹部（５４）に設けられ、各半導体チップ（１０）に設けられた第１金属層（２０）を接続する第２金属層（２４）と、を有する半導体装置およびその製造方法である。
摘要翻译：一种半导体器件，包括每个半导体衬底（12）的半导体芯片（10）的堆叠（30）和设置在半导体衬底（12）的侧表面上的第一绝缘层（16），并且具有凹部）和用于将设置在所述凹部（54）中的所述侧面的中心部分中的第一金属层（20）连接到设置在所述凹部（54）中的第一金属层（20）的第二金属层（24）部件（54）并且设置在每个半导体芯片（10）上。还公开了其制造方法。

3. 发明申请

WO2007043133A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2007043133A1
公开(公告)日：2007-04-19
申请号：PCT/JP2005/018322
申请日：2005-10-04
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 菊池啓一郎
发明人：菊池啓一郎
IPC分类号： G11C16/34
CPC分类号： G11C16/10
摘要：本発明は、不揮発性メモリセルを有するメモリセルアレイと、データを書き込むべき複数のメモリセルに第１レベルをプログラムし（ｂ）、その後前記データを書き込むべき複数のメモリセルに第２レベルをプログラムする（ｃ）ことによりメモリセルアレイにデータをプログラムする制御回路と、を具備する半導体装置およびその制御方法である。本発明によれば、第１レベルにプログラムする時間を短くすることによりデータの書き込み時間を短くすることができる。また、第２レベルのプログラムを行うことにより、求められるデータ保持時間を確保することができる。
摘要翻译：提供一种用于控制这种半导体器件的半导体器件和方法。该半导体器件设置有具有非易失性存储单元的存储单元阵列; 以及控制电路，用于通过（b）在要写入数据的多个存储器单元中对第一电平进行编程，然后（c）在其中存储数据的存储单元中编程第二电平来对存储单元阵列中的数据进行编程是要写的通过缩短第一级编程的时间可以缩短数据写入时间。此外，可以通过执行第二级编程来确保所需的数据存储时间。

4. 发明申请

WO2007013133A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007013133A1
公开(公告)日：2007-02-01
申请号：PCT/JP2005/013608
申请日：2005-07-25
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 早川幸夫
发明人：早川幸夫
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792 , G11C16/02
CPC分类号： H01L27/115 , H01L27/11521 , H01L27/11524 , H01L29/7887
摘要：　本発明は、半導体基板（１２）上に設けられた絶縁層（１４）と、絶縁層上に設けられたＰ型半導体領域（１６）と、Ｐ型半導体領域を囲み前記絶縁層まで電気的に分離された素子分離領域（１８）と、Ｐ型半導体領域上に設けられたＮ型ソース領域（２０）およびＮ型ドレイン領域（２２）と、Ｎ型ソース領域およびＮ型ドレイン領域の間のＰ型半導体領域上に設けられた電荷蓄積領域（３０）と、を有し、電荷蓄積領域には４値以上の電荷状態をプログラムすることができ、Ｐ型半導体領域には、各電荷状態をプログラムする際に各々異なる電圧が印加される半導体装置である。本発明によれば、多値を記憶するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。
摘要翻译：半导体器件设置有布置在半导体衬底（12）上的绝缘层（14）; 布置在绝缘层上的P型半导体区域（16）; 元件隔离区域（18），其围绕所述P型半导体区域并被电隔离到所述绝缘层; 配置在P型半导体区域上的N型源极区域（20）和N型漏极区域（22）; 以及配置在N型源极区域和N型漏极区域之间的P型半导体区域上的电荷存储区域（30）。在电荷存储区域中，可编程四个以上的电荷状态，并且在P型半导体区域中，施加不同的电压来对每个充电状态进行编程。在用于存储多个值的闪速存储器中，可以容易地执行构成存储单元的晶体管的Vth控制。

5. 发明申请

WO2007004258A1 半導体装置、およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007004258A1
公开(公告)日：2007-01-11
申请号：PCT/JP2005/012070
申请日：2005-06-30
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 新林幸司
发明人：新林幸司
IPC分类号： H01L21/822 , H01L21/8234 , H01L21/8236 , H01L27/04 , H01L27/06 , H01L27/088
CPC分类号： H01L27/0811 , H01L27/088
摘要：　Ｐ型基板４の表面から不純物が添加されてＭＯＳトランジスタが構成される半導体装置は、ゲート層５の直下領域が前記不純物の添加されないＰ型基板４であり、ゲート層５に外接するＰ型基板４の表面領域にＮ型拡散層を有する第１および第２ＭＯＳデバイス１Ａ，１Ｂを備えている。第１ＭＯＳデバイス１Ａのゲート層と、第２ＭＯＳデバイス１ＢのＮ型拡散層とが接続され、第１ＭＯＳデバイス１ＡのＮ型拡散層と、第２ＭＯＳデバイス１Ｂのゲート層とが接続されて、第１容量素子が構成されている。
摘要翻译：半导体器件包括通过从其表面掺杂p型衬底（4）而形成的具有杂质的MOS晶体管。半导体器件包括第一和第二MOS器件（1A，1B），每个具有p型衬底（4）的直接在不掺杂杂质的栅极层（5）的正下方的区域和形成在其上的n型扩散区域 p型衬底（4）的表面与外围层（5）相切。第一MOS器件（1A）的栅极层与第二MOS器件（1B）的n型扩散层连接，第一MOS器件（1A）的n型扩散层与栅极层的第二MOS器件（1B），从而构成第一电容元件。

6. 发明申请

WO2007000809A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2007000809A1
公开(公告)日：2007-01-04
申请号：PCT/JP2005/011815
申请日：2005-06-28
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 小川暁 , 矢野勝
发明人：小川暁 , 矢野勝
IPC分类号： G11C16/28
CPC分类号： H01L27/1052 , G11C16/0466 , G11C16/28 , Y10T29/41
摘要：本発明は、不揮発性メモリセルアレイ内（１０）に設けられたコアセル（１２）に接続された第１の電流電圧変換回路（１６）と、レファレンスセル（２２）にレファレンスセルデータライン（２４）を介し接続された第２の電流電圧変換回路（２６）と、第１の電流電圧変換回路の出力と、第２の電流電圧変換回路の出力とをセンシングするセンスアンプ（１８）と、レファレンスセルデータラインの電圧値と所定電圧値と比較する比較回路（２８）と、レファレンスセルデータラインのプリチャージの際、レファレンスセルデータラインの電圧値が所定電圧値より低ければ、レファレンスセルデータラインをチャージするチャージ回路（３０）と、を具備する半導体装置およびその制御方法である。本発明によれば、レファレンスセルデータラインのプリチャージ時間を短縮し、データの読み出し時間を短縮することができる。
摘要翻译：一种半导体器件包括连接到设置在非易失存储单元阵列（10）中的核心单元（12）的第一电流 - 电压转换电路（16），通过参考数据线连接的第二电流 - 电压转换电路（26） 24），用于感测第一和第二电流 - 电压转换电路的输出的读出放大器（18），比较电路（28），用于将参考单元数据线上的电压值与如果参考单元数据线上的电压值低于预定电压值，则在预充电周期期间对参考单元数据线进行充电的充电电路（30）。还公开了一种半导体器件的控制方法。半导体器件及其控制方法可以减少参考单元数据线的预充电时间，从而减少数据读取时间。

7. 发明申请

WO2006129343A1 半導体装置の製造装置及び半導体装置の製造方法审中-公开
标题翻译：半导体器件制造设备和半导体器件制造方法
公开(公告)号：WO2006129343A1
公开(公告)日：2006-12-07
申请号：PCT/JP2005/009880
申请日：2005-05-30
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 新間康弘
发明人：新間康弘
IPC分类号： H01L21/56
CPC分类号： H01L21/565 , H01L2224/48091 , H01L2924/00014
摘要：本発明の半導体装置の製造装置は、上型と、下型と、樹脂が注入され樹脂封止部の外形及び厚さを規定するキャビティと該樹脂を該キャビティに導くためのゲートとを含み前記上型及び下型間に挿入されるプレートとを含む。前記プレートは、基板電極に接触する側に粘着及び接着の一方により固定された樹脂フィルムをさらに含む。成形体の端面部分の基板上において発生する樹脂バリのない半導体装置を提供できる。前記プレートは、複数の薄板が溶接により接合され積層されている。
摘要翻译：一种半导体器件制造设备，包括上模，下模和板，其包括其中注入树脂的空腔，其指定树脂密封部的外形和厚度，以及用于将树脂引导到并且插入在上模和下模之间。该板还包括通过内聚或粘合在与基板电极接触的一侧固定的树脂膜。可以提供在成型体的端面部分处在基板上产生树脂毛刺的半导体器件。在板中，多个薄板通过焊接层压。

8. 发明申请

WO2006117853A1 半導体装置、データの読み出し方法及び半導体装置の製造方法审中-公开
标题翻译：半导体器件，数据读出方法和半导体器件制造方法
公开(公告)号：WO2006117853A1
公开(公告)日：2006-11-09
申请号：PCT/JP2005/008058
申请日：2005-04-27
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 笠靖
发明人：笠靖
IPC分类号： H01L27/10 , H01L21/82
CPC分类号： H01L27/101
摘要：　半導体装置は、一対の金属配線と、前記金属配線の上に形成され、書き込み情報に応じて開口が選択的に形成されたプログラム層と、前記プログラム層上に開口が形成されているかどうかによって変化する前記一対の金属配線間の静電容量によって決定される情報を読み出す読み出し回路とを含む。プログラム層は、たとえば空気よりも誘電率が高い材料により形成されている。また、プログラム層は、たとえば空気よりも誘電率が低い材料及び導体により形成されている。これにより、開口を持つかどうかによって変化する静電容量によって決定される情報を検出することで、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶できる。
摘要翻译：半导体器件包括一对金属布线; 编程层，形成在具有根据写入信息选择性地形成的开口的金属布线上; 以及读出电路，用于读出由电容决定的信息，该电容根据在编程层上形成开口是否在一对金属布线之间发生变化。编程层由例如具有高于空气的介电常数的材料形成。编程层由例如介电常数低于空气的材料和导体形成。因此，即使在不具有存储晶体管的逻辑装置中，通过检测由根据是否有开路而变化的电容决定的信息，可以存储修整信息和装置ID等的信息。

9. 发明申请

WO2006106572A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2006106572A1
公开(公告)日：2006-10-12
申请号：PCT/JP2005/006267
申请日：2005-03-31
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 渡邊喜治
发明人：渡邊喜治
IPC分类号： H01L21/82 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/792 , G11C16/0466 , H01L27/0207 , H01L27/105 , H01L27/11568 , H01L27/11573 , H01L27/11807
摘要：　本発明の半導体装置は、半導体基板（３０）上に形成されたゲート電極（１８）と、該ゲート電極（１８）の両側に形成されたソース・ドレイン領域（１０、１２、１４、１６）と、前記ゲート電極（１８）と前記半導体基板（３０）の間に形成された電荷蓄積層（３８）とを具備するトランジスタ（１１、１３１５、１７）を複数有し、隣り合うトランジスタの各々１の前記ドース・ドレイン領域が直列に接続され、前記複数のトランジスタが閉ループを形成する半導体装置である。本発明によれば、回路機能を不揮発的に再構成可能な論理回路であり、回路設計上の選択性が広く設計効率がよく、不揮発性メモリを同一チップで製造することが可能な半導体装置を提供することができる。
摘要翻译：半导体器件设置有多个晶体管（11,13,15,17），其具有形成在半导体衬底（30）上的栅电极（18），源极/漏极区域（10,12,14,16）形成在栅电极（18）的两侧，以及形成在栅电极（18）和半导体基板（30）之间的电荷累积层（38）。相邻晶体管的源极/漏极区域串联连接，并且多个晶体管形成闭环。半导体器件是可以以非易失性方式重新配置电路功能的逻辑电路，在电路设计中具有广泛的选择性和优异的设计效率，并允许在同一芯片中制造非易失性存储器。

10. 发明申请

WO2006097973A1 ＩＣキャリア，ＩＣソケット及びＩＣデバイスの試験方法审中-公开
标题翻译： IC卡，IC插座和测试IC器件的方法
公开(公告)号：WO2006097973A1
公开(公告)日：2006-09-21
申请号：PCT/JP2005/004286
申请日：2005-03-11
申请人：株式会社日本マイクロニクス , スパンションエルエルシー , Spansion Japan株式会社 , 大里衛知 , 河西純一 , 目黒弘一 , 小野寺正徳
发明人：大里衛知 , 河西純一 , 目黒弘一 , 小野寺正徳
IPC分类号： H01R33/76
CPC分类号： G01R1/0483 , G01R1/0466
摘要：　本発明のＩＣキャリア（２４）に保持されるＩＣデバイス（１０）は，両面電極タイプのＢＧＡ型のＩＣデバイス（１０）であり，パッケージの第１面に複数の突起電極（１４）を備えている。このＩＣデバイスは，前記第１面とは反対側の第２面に，（ａ）中央の隆起部（３０）と，（ｂ）隆起部より一段低い周辺部（３２）と，（ｃ）周辺部に形成された複数の上部電極（１８）とを備えている。ＩＣキャリアは，フレーム（３６）とカバー部（４０）と保持手段（４２）を備えている。フレームはＩＣデバイスを収容するためのデバイス収容空間（３８）を形成している。カバー部はＩＣキャリアに保持されたＩＣデバイスの周辺部に接触して上部電極を覆うことができる。保持手段は，カバー部がＩＣデバイスの上部電極を覆っている状態で，ＩＣデバイスをＩＣキャリアに保持できる。ＩＣデバイスをＩＣキャリアに搭載したままでＩＣソケットに装着できる。
摘要翻译：保持在IC载体（24）上的IC器件（10）是在封装的第一表面上设置有凸块电极（14）的双面电极型BGA IC器件（10）。 IC器件在与第一表面相对的第二表面上具有（a）中心突起（30），（b）比突起低一级的周边部分（32），（c）上电极（18）形成在IC器件的周边部分上。 IC载体设有框架（36），盖（40）和保持装置（42）。该帧形成用于接收IC设备的设备接收空间（38）。盖可以覆盖上电极，同时与保持在IC载体上的IC器件的周边接触。保持装置可以将IC器件保持在IC载体上，盖子覆盖IC器件的上部电极。该IC器件可以安装在IC载体上而设置在IC插座中。

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