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141. 发明申请

WO2009133891A1 縦型電界効果トランジスタ审中-公开
标题翻译：垂直场效应晶体管
公开(公告)号：WO2009133891A1
公开(公告)日：2009-11-05
申请号：PCT/JP2009/058360
申请日：2009-04-28
申请人：国立大学法人大阪大学 , 竹谷純一 , 宇野真由美
发明人：竹谷純一 , 宇野真由美
IPC分类号： H01L29/786 , H01L21/336 , H01L29/12 , H01L29/78 , H01L51/05 , H01L51/30
CPC分类号： H01L29/7827 , H01L29/0657 , H01L29/0665 , H01L29/0673 , H01L29/0696 , H01L29/41733 , H01L29/42384 , H01L29/51 , H01L29/78642 , H01L51/057
摘要：　単一の電界効果トランジスタ素子構造を形成する要素として、互いに対向する対の面領域に各々配置されたソース電極１及びドレイン電極２と、対の面領域の間に配置され、各々がソース電極からドレイン電極に亘って延在する複数の半導体チャンネル部３と、複数の半導体チャンネル部に接して配置されたゲート絶縁部４と、ゲート絶縁部に接して配置され、ゲート絶縁部を介して複数の半導体チャンネル部に対して一括して電界を作用させるゲート電極５とを備え、ゲート電極にゲート電圧を印加したときに、ゲート絶縁部を介して作用する電界により複数の半導体チャンネル部の各々に一括して電気伝導経路が形成される。複数の半導体チャンネル部の各々に電気伝導経路が形成され、電流量を容易に増大させることが可能である。しかも、漏れ電流が低減して、高いオン－オフ比が得られる。
摘要翻译：作为形成单个场效应晶体管元件结构的元件的垂直场效应晶体管设置有配置在彼此面对的一对表面区域上的源电极（1）和漏电极（2）多个半导体沟道部分（3），其布置在所述一对表面区域之间并且从所述源极电极延伸到所述漏极电极; 栅极绝缘部分（4），其布置成与所述半导体沟道部分接触; 和栅极电极（5），其与栅极绝缘部分接触地布置，并且通过栅极绝缘部分同时对半导体沟道部分进行电场操作。当栅极电压施加到栅电极时，通过栅极绝缘部分工作的电场同时分别在半导体沟道部分中形成导电通路。因此，导电路径分别在半导体通道中同时形成，并且电流量可以容易地增加。此外，泄漏电流降低，并且可以获得高开关比。

142. 发明申请

WO2009133510A1 METHOD OF MANUFACTURING A CAPACITOR ON A NANOWIRE AND INTEGRATED CIRCUIT HAVING SUCH A CAPACITOR 审中-公开
标题翻译：在具有这种电容器的纳米线和集成电路上制造电容器的方法
公开(公告)号：WO2009133510A1
公开(公告)日：2009-11-05
申请号：PCT/IB2009/051694
申请日：2009-04-24
申请人： NXP B.V. , VAN BEEK, Jozef, T, M. , BAKKERS, Erik, P., A., M. , ROOZEBOOM, Freddy
发明人： VAN BEEK, Jozef, T, M. , BAKKERS, Erik, P., A., M. , ROOZEBOOM, Freddy
IPC分类号： H01L21/02 , H01L29/06
CPC分类号： H01L29/0676 , B82Y10/00 , H01L28/90 , H01L29/0665 , H01L29/0673
摘要： A method of manufacturing a capacitor on a wafer, and an IC comprising such a capacitor is disclosed. The method comprises forming a plurality of vertical structures (140) each having a sub-micron thickness on the wafer; and growing a metal-insulator-metal (MIM) stack (150) over the plurality of vertical structures (140). In a preferred embodiment, the method further comprises depositing a catalyst layer (130) over the wafer; and patterning the catalyst layer, and wherein the step of forming the plurality of vertical structures (140) comprises growing a plurality of nanowires on the patterned catalyst layer. Consequently, a capacitor formed by the MIM stack (150) is obtained that has a very high capacitance density and that can be formed on top of an IC in the back- end process of an IC manufacturing process.
摘要翻译：公开了一种在晶片上制造电容器的方法，以及包括这种电容器的IC。该方法包括在晶片上形成各自具有亚微米厚度的多个垂直结构（140）以及在所述多个垂直结构（140）上生长金属 - 绝缘体 - 金属（MIM）堆叠（150）。在优选实施例中，该方法还包括在晶片上沉积催化剂层（130）以及图案化催化剂层，并且其中形成多个垂直结构（140）的步骤包括在图案化的催化剂层上生长多个纳米线。因此，获得由MIM堆叠（150）形成的电容器，其具有非常高的电容密度，并且可以在IC制造工艺的后端工艺中形成在IC的顶部。

143. 发明申请

WO2009128800A1 SILICON NANOWIRE AND COMPOSITE FORMATION AND HIGHLY PURE AND UNIFORM LENGTH SILICON NANOWIRES 审中-公开
标题翻译：硅纳米复合材料和高纯度和高分子量硅纳米管
公开(公告)号：WO2009128800A1
公开(公告)日：2009-10-22
申请号：PCT/US2008/004983
申请日：2008-04-17
申请人： THE BOARD OF TRUSTEES OF THE UNIVERSITY OF ILLINOIS , NAYEEH, Munir, H. , SHAMS, Sommaya , NAYFEH, Osama, M. , ANTONIADIS, Dimitri , MANTEY, Kevin
发明人： NAYEEH, Munir, H. , SHAMS, Sommaya , NAYFEH, Osama, M. , ANTONIADIS, Dimitri , MANTEY, Kevin
IPC分类号： H01L21/8234
CPC分类号： H01L29/16 , B82Y10/00 , C30B29/06 , C30B29/60 , H01L21/30604 , H01L21/30608 , H01L29/0665 , H01L29/0673
摘要： The invention provides a method for forming silicon nanowires and composites in polymers. In a preferred method of the invention, a device quality silicon layer that is on a silicon on oxide substrate is etched with an HF/silver nitrate etching solution to form silicon nanowires attached to an oxide layer of the silicon on oxide substrate. A silver film that forms during the etching is easily removed. The nanowires are released from the surface of the oxide via a brief HF acid treatment and gentle agitation. Uniform length nanowires form having a length that is equal to the thickness of the device quality silicon layer. The nanowires that form have pure crystalline silicon structure with no bulk contamination, and any residual silver on the surface of the nanowires after fabrication can be easily removed by selective etching.
摘要翻译：本发明提供一种在聚合物中形成硅纳米线和复合材料的方法。在本发明的优选方法中，用HF /硝酸银蚀刻溶液蚀刻在氧化物衬底上的硅上的器件质量硅层，以形成附着到氧化物衬底上的氧化硅层的氧化物层的硅纳米线。在蚀刻期间形成的银膜容易去除。通过短暂的HF酸处理和温和搅拌，从氧化物的表面释放纳米线。长度均匀的纳米线长度等于器件质量硅层的厚度。形成的纳米线具有没有体积污染的纯晶体硅结构，并且可以通过选择性蚀刻容易地去除制造后的纳米线表面上的任何残留的银。

144. 发明申请

WO2009128777A1 NANOWIRE WRAP GATE DEVICES 审中-公开
标题翻译： NANOWIRE WRAP GATE设备
公开(公告)号：WO2009128777A1
公开(公告)日：2009-10-22
申请号：PCT/SE2009/050388
申请日：2009-04-15
申请人： QUNANO AB , OHLSSON, Jonas , SAMUELSON, Lars , LIND, Erik
发明人： OHLSSON, Jonas , SAMUELSON, Lars , LIND, Erik
IPC分类号： B82B1/00 , H01L29/06 , H01L29/12 , H01L29/775 , H01L29/778
CPC分类号： H01L29/0665 , B82Y10/00 , H01L29/0673 , H01L29/0676 , H01L29/068 , H01L29/4232 , H01L29/42376 , H01L29/7391 , H01L29/775 , H01L33/0041 , H01L33/18
摘要： The present invention provides a semiconductor device comprising at least a first semiconductor nanowire (105) having a first lengthwise region (121) of a first conductivity type, a second lengthwise region (122) of a second conductivity type, and at least a first wrap gate electrode (111) arranged at the first region (121) of the nanowire (105) in order to vary the charge carrier concentration in the first lengthwise region (121) when a voltage is applied to the first wrap gate electrode (111). Preferably a second wrap gate electrode (112) is arranged at the second lengthwise region (122). Thereby tuneable artificial junctions (114) can be accomplished without substantial doping of the nanowire (105).
摘要翻译：本发明提供一种半导体器件，其包括至少第一半导体纳米线（105），其具有第一导电类型的第一纵向区域（121），第二导电类型的第二纵向区域（122）和至少第一包层栅极电极（111），布置在纳米线（105）的第一区域（121）处，以便当将电压施加到第一覆盖栅电极（111）时，改变第一纵向区域（121）中的载流子浓度。优选地，在第二纵向区域（122）处布置第二覆盖栅电极（112）。由此可以实现可调谐的人造结（114），而不会明显地掺杂纳米线（105）。

145. 发明申请

WO2009050166A3 SEMICONDUCTOR ELEMENT AND METHOD FOR PROCESSING OF A SEMICONDUCTOR ELEMENT 审中-公开
标题翻译：半导体主体和用于处理半导体主体的方法
公开(公告)号：WO2009050166A3
公开(公告)日：2009-10-15
申请号：PCT/EP2008063799
申请日：2008-10-14
申请人： AUSTRIAMICROSYSTEMS AG , KOPPITSCH GUENTHER , STUECKLER EWALD , ROHRACHER KARL
发明人： KOPPITSCH GUENTHER , STUECKLER EWALD , ROHRACHER KARL
IPC分类号： B81B3/00
CPC分类号： H01L29/0657 , B81B3/0078 , B82Y10/00 , G01P15/08 , G01P15/0802 , G01P15/125 , G01P2015/0828 , G01P2015/084 , H01L29/0665 , H01L29/0673
摘要： A semiconductor element (10) comprises a first region (11) with a number of recesses (17, 20, 23) which extend from a first primary surface (13) of the semiconductor element (10) into a substrate (31) of the semiconductor element (1). In addition the semiconductor element (10) comprises a second region (12) in the first primary surface (13) which is surrounded by the first region (11).
摘要翻译：一种半导体主体（10）包括具有在所述半导体主体的一个基板（31）与半导体主体（10）的第一主表面（13）延伸的多个凹部（17，20，23）的第一部分（11）（10）扩展。此外，半导体本体（10）包括由第一区域（11）包围在第一主表面（13）中的第二区域（12）。

146. 发明申请

WO2009108101A1 DEPOSITION AND SELECTIVE REMOVAL OF CONDUCTING HELPLAYER FOR NANOSTRUCTURE PROCESSING 审中-公开
标题翻译：用于纳米结构加工的导电保护器的沉积和选择性去除
公开(公告)号：WO2009108101A1
公开(公告)日：2009-09-03
申请号：PCT/SE2009/000098
申请日：2009-02-20
申请人： SMOLTEK AB , BERG, Jonas , DESMARIS, Vincent , KABIR, Mohammad, Shafiqul , MOHAMMAD, Amin , BRUD, David
发明人： BERG, Jonas , DESMARIS, Vincent , KABIR, Mohammad, Shafiqul , MOHAMMAD, Amin , BRUD, David
IPC分类号： H01L21/18 , H01L21/203 , H01L21/302 , H01L21/3205 , H01L29/06 , H01L51/00 , H01L21/363
CPC分类号： C23C16/26 , B82Y10/00 , B82Y40/00 , C01B32/15 , C23C16/503 , G02B6/26 , H01B13/0026 , H01L21/0237 , H01L21/02491 , H01L21/02521 , H01L21/02603 , H01L21/02606 , H01L21/0262 , H01L21/02639 , H01L21/02645 , H01L21/4871 , H01L21/76802 , H01L21/76876 , H01L21/76877 , H01L21/76879 , H01L23/3677 , H01L23/3737 , H01L23/49827 , H01L23/5226 , H01L23/53276 , H01L29/0665 , H01L29/66439 , H01L2221/1094 , H01L2924/0002 , H01L2924/00
摘要： A method for making one or more nanostructures is disclosed, the method comprising: depositing a conducting layer on an upper surface of a substrate; depositing a patterned layer of catalyst on the conducting layer; growing the one or more nanostructures on the layer of catalyst; and selectively removing the conducting layer between and around the one or more nanostructures. A device is also disclosed, comprising a substrate, wherein the substrate comprises one or more exposed metal islands separated by one or more insulating areas; a conducting helplayer disposed on the substrate covering at least some of the one or more exposed metal islands or insulating areas; a catalyst layer disposed on the conducting helplayer; and one or more nanostructures disposed on the catalyst layer.
摘要翻译：公开了一种制造一种或多种纳米结构的方法，所述方法包括：在衬底的上表面上沉积导电层; 在导电层上沉积图案化的催化剂层; 在催化剂层上生长一个或多个纳米结构; 并且选择性地去除所述一个或多个纳米结构之间和周围的导电层。还公开了一种包括衬底的器件，其中衬底包括由一个或多个绝缘区域隔开的一个或多个暴露的金属岛; 设置在所述基板上的导电助垫，其覆盖所述一个或多个暴露的金属岛或绝缘区域中的至少一些; 设置在导电助听器上的催化剂层; 以及设置在催化剂层上的一个或多个纳米结构。

147. 发明申请

WO2009008923A3 METHODS OF MAKING NANO-SCALE STRUCTURES HAVING CONTROLLED SIZE, NANOWIRE STRUCTURES AND METHODS OF MAKING THE NANOWIRE STRUCTURES 审中-公开
标题翻译：纳米结构纳米结构的制备方法，纳米结构和纳米结构的制备方法
公开(公告)号：WO2009008923A3
公开(公告)日：2009-08-20
申请号：PCT/US2008004423
申请日：2008-04-02
申请人： HEWLETT PACKARD DEVELOPMENT CO , KOBAYASHI NOBUHIKO , WU WEI , STEWART DUNCAN , SHARMA SHASHANK , WANG SHIH-YUAN , WILLIAMS R STANLEY
发明人： KOBAYASHI NOBUHIKO , WU WEI , STEWART DUNCAN , SHARMA SHASHANK , WANG SHIH-YUAN , WILLIAMS R STANLEY
IPC分类号： B82B3/00 , B82B1/00
CPC分类号： H01L31/035281 , B82Y10/00 , B82Y30/00 , H01L29/0665 , H01L29/0673 , H01L29/068 , H01L31/036 , H01L31/09 , H01L31/101 , H01L31/105 , Y02E10/50 , Y10S977/762 , Y10S977/814
摘要： Methods of making nanometer-scale semiconductor structures with controlled size are disclosed. Semiconductor structures (200, 300, 400, 500, 600. 700) that include one or ore nanowires (104, 204, 304, 404, 504, 604, 704) are also disclosed. The nanowires can include a passivation layer or have a hollow tube structure.
摘要翻译：公开了制造具有可控尺寸的纳米级半导体结构的方法。还公开了包括一个或多个纳米线（104,204,304,404,504,604,704）的半导体结构（200,300,400,500,600,700）。纳米线可以包括钝化层或具有中空管结构。

148. 发明申请

WO2009099259A1 NANODEVICE, TRANSISTOR COMPRISING THE NANODEVICE, METHOD FOR MANUFACTURING THE NANODEVICE, AND METHOD FOR MANUFACTURING THE TRANSISTOR 审中-公开
标题翻译：纳米器件，包含纳米器件的晶体管，制造纳米器件的方法和制造晶体管的方法
公开(公告)号：WO2009099259A1
公开(公告)日：2009-08-13
申请号：PCT/KR2008/000731
申请日：2008-02-05
申请人： POSTECH ACADEMY-INDUSTRY FOUNDATION , HONG, Young-Joon , YI, Gyu-Chul
发明人： HONG, Young-Joon , YI, Gyu-Chul
IPC分类号： B82B3/00
CPC分类号： H01L29/0665 , B82Y10/00 , H01L29/0673 , H01L29/0676 , H01L29/2003 , H01L29/2203 , H01L29/267 , H01L29/4232 , H01L29/66409 , H01L29/772 , H01L29/775 , H01L33/18
摘要： A nanodevice, a transistor including the nanodevice, a method of manufacturing the nanodevice, and a method of manufacturing the transistor including the nanodevice are provided. The nanodevice includes a substrate, a mask layer located on the substrate and having at least one opening, and a nanotube formed on the substrate through the opening along an edge of the opening. The nanotube extends through the opening in a direction substantially perpendicular to a surface of the substrate.
摘要翻译：提供纳米器件，包括纳米器件的晶体管，制造纳米器件的方法以及制造包括纳米器件的晶体管的方法。纳米器件包括衬底，位于衬底上并具有至少一个开口的掩模层，以及沿着开口的边缘通过开口形成在衬底上的纳米管。纳米管沿基本上垂直于基底表面的方向延伸穿过开口。

149. 发明申请

WO2008153552A9 SYSTEMS AND METHODS FOR CMOS-COMPATIBLE SILICON NANO-WIRE SENSORS WITH BIOCHEMICAL AND CELLULAR INTERFACES 审中-公开
标题翻译：具有生物化学和细胞界面的CMOS兼容硅纳米线传感器的系统和方法
公开(公告)号：WO2008153552A9
公开(公告)日：2009-07-30
申请号：PCT/US2007024958
申请日：2007-12-06
申请人： UNIV YALE , STERN ERIC , KLEMIC JAMES F , ROUTENBERG DAVID A , WYREMBAK PAULINE N , TURNER-EVANS DANIEL , HAMILTON ANDREW D , LAVAN DAVID A , FAHMY TAREK , REED MARK A
发明人： STERN ERIC , KLEMIC JAMES F , ROUTENBERG DAVID A , WYREMBAK PAULINE N , TURNER-EVANS DANIEL , HAMILTON ANDREW D , LAVAN DAVID A , FAHMY TAREK , REED MARK A
IPC分类号： H01L29/00
CPC分类号： H01L29/0665 , B82Y10/00 , G01N27/4146 , H01L29/045 , H01L29/0673 , H01L29/16
摘要： The systems and methods described herein include a sensor for suitable for sensing chemical and biological substances. The sensor comprises a semiconductor layer formed in or on a substrate and a channel having nano-scale dimensions formed in the semiconductor layer, where the structure creates an electrically conducting pathway between a first contact and a second contact on the semiconductor layer. In certain preferred embodiments, the nano-scale channel has a trapezoidal cross-section with an effective width and exposed lateral faces, where the effective width is selected to have same order of magnitude as a Debye length (LD) of the semiconductor material of which the semiconductor layer is formed.
摘要翻译：本文所述的系统和方法包括适于感测化学和生物物质的传感器。传感器包括形成在衬底中或衬底上的半导体层和形成在半导体层中的具有纳米级尺寸的沟道，其中该结构在半导体层上的第一接触和第二接触之间形成导电通路。在某些优选实施例中，纳米尺度通道具有具有有效宽度和暴露侧面的梯形横截面，其中有效宽度被选择为具有与其半导体材料的德拜长度（LD）相同的数量级形成半导体层。

150. 发明申请

WO2009029302A9 SHADOW EDGE LITHOGRAPHY FOR NANOSCALE PATTERNING AND MANUFACTURING 审中-公开
标题翻译：用于纳米图案和制造的阴影边缘图
公开(公告)号：WO2009029302A9
公开(公告)日：2009-05-07
申请号：PCT/US2008063113
申请日：2008-05-08
申请人： UNIV WASHINGTON , CHUNG JAE-HYUN , BAI JOHN GUOFENG , YEO WOON-HONG
发明人： CHUNG JAE-HYUN , BAI JOHN GUOFENG , YEO WOON-HONG
CPC分类号： B82Y10/00 , B82Y40/00 , H01L21/0337 , H01L29/0665 , H01L29/0673 , Y10T428/24372
摘要： An advanced high-resolution and high-throughput shadow edge (116) lithography (SEL) method is disclosed for forming uniform zero- one- and two-dimensional nanostructures on a substrate. The method entails high-vacuum oblique vapor deposition and a compensated shadow effect of a pre-patterned layer (100). A method of compensating for cross-substrate variation is also disclosed. The compensation approach enables routine, low-cost fabrication of uniform nanoscale features, or nanogaps (110) on the order of 10 nm ± 1 nm, that can be used to etch nanowells (196) or to form nanostructures such as nanowires (169), using a selective metal lift-off process. A wafer-scale analytical model is proposed for predicting the width of nanogaps (110) fabricated by the shadow effect on pre-patterned edges. By combining compensation and pattern reversal techniques with multiple shadow patterning, two-dimensional structures such as crossing nanowires may be generated. A technique is disclosed for smoothing edge roughness of the nanostructures.
摘要翻译：公开了先进的高分辨率和高通量阴影边缘（116）光刻（SEL）方法，用于在衬底上形成均匀的零一维和二维纳米结构。该方法需要高真空倾斜气相沉积和预图案化层（100）的补偿阴影效应。还公开了补偿交叉衬底变化的方法。补偿方法可以实现均匀纳米尺度特征或10nm±1nm量级的纳米角（110）的常规，低成本制造，其可用于蚀刻纳米孔（196）或形成纳米结构，例如纳米线（169），使用选择性金属剥离过程。提出了一种晶片级分析模型，用于预测通过阴影效应制作的预先图案化边缘的纳米光栅（110）的宽度。通过将补偿和图案反转技术与多个阴影图案组合，可以产生诸如交叉纳米线的二维结构。公开了一种用于平滑纳米结构的边缘粗糙度的技术。

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