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1. 发明申请

WO2017222723A1 HIGH ASPECT RATIO VERTICAL INTERCONNECT ACCESS (VIA) INTERCONNECTIONS IN MAGNETIC RANDOM ACCESS MEMORY (MRAM) BIT CELLS 审中-公开
标题翻译：磁性随机存取存储器（MRAM）BIT CELLS中的高纵横比垂直互连访问（VIA）互连
公开(公告)号：WO2017222723A1
公开(公告)日：2017-12-28
申请号：PCT/US2017/034133
申请日：2017-05-24
申请人： QUALCOMM INCORPORATED
发明人： LU, Yu , CHEN, Wei-Chuan , KAN, Jimmy, Jianan , KANG, Seung, Hyuk
IPC分类号： H01L43/08 , H01L43/12 , G11C11/16
CPC分类号： H01L27/228 , G11C11/16 , H01L21/0273 , H01L21/28556 , H01L21/288 , H01L21/31111 , H01L21/3212 , H01L21/76802 , H01L21/7684 , H01L21/76879 , H01L43/12
摘要： High aspect ratio vertical interconnect access (via) interconnections in magnetic random access memory (MRAM) bit cells are disclosed.In one aspect, an exemplary MRAM bit cell includes a coupling column interconnecting an access transistor and a magnetic tunnel junction (MTJ) therein. The coupling column is disposed across a plurality of interconnection layers.In one aspect, the coupling column comprises a high aspect ratio via.In another aspect, the high aspect ratio via is connected directly between a drain contact coupled to a drain of the access transistor and to an end electrode of the MTJ such that no interconnection line and/or interconnection island is provided in the coupling column.In certain aspects, the coupling column may be disposed between an interconnection line and an adjacent interconnection line without increasing an existing interconnection line pitch, thus allowing for a reduction in MRAM bit cell pitch.
摘要翻译：公开了磁性随机存取存储器（MRAM）位单元中的高纵横比垂直互连访问（通孔）互连。一方面，示例性MRAM位单元包括互连访问晶体管和磁性隧道结（MTJ）。耦合列横跨多个互连层设置。在一个方面中，耦合列包括高纵横比通孔。在另一方面，高纵横比通孔直接连接到耦合到存取晶体管的漏极的漏极触点并且连接到MTJ的端电极，使得在耦合列中不设置互连线和/或互连岛。在某些方面，耦合列可以设置在互连线和相邻互连线之间，而不增加现有的互连线这样可以减少MRAM位元间距。

2. 发明申请

WO2017058667A1 SELECTIVE SILICON DIOXIDE DEPOSITION USING PHOSPHONIC ACID SELF ASSEMBLED MONOLAYERS AS NUCLEATION INHIBITOR 审中-公开
标题翻译：选择性二氧化硅沉积使用磷酸自组装单体作为核苷酸抑制剂
公开(公告)号：WO2017058667A1
公开(公告)日：2017-04-06
申请号：PCT/US2016/053533
申请日：2016-09-23
申请人： APPLIED MATERIALS, INC. , CHAKRABORTY, Tapash , SALY, Mark , HOWLADER, Rana , VENKATASUBRAMANIAN, Eswaranand , GORADIA, Prerna Sonthalia , VISSER, Robert Jan , THOMPSON, David
发明人： CHAKRABORTY, Tapash , SALY, Mark , HOWLADER, Rana , VENKATASUBRAMANIAN, Eswaranand , GORADIA, Prerna Sonthalia , VISSER, Robert Jan , THOMPSON, David
IPC分类号： H01L21/768
CPC分类号： H01L21/76802 , H01L21/02164 , H01L21/02167 , H01L21/0217 , H01L21/0226 , H01L21/0228 , H01L21/02307 , H01L21/32 , H01L21/321 , H01L21/3212 , H01L21/76829 , H01L21/7684 , H01L21/76877 , H01L21/76883
摘要： Methods of selectively depositing a patterned layer on exposed dielectric material but not on exposed metal surfaces are described. A self-assembled monolayer (SAM) is deposited using phosphonic acids. Molecules of the self-assembled monolayer include a head moiety and a tail moiety, the head moiety forming a bond with the exposed metal portion and the tail moiety extending away from the patterned substrate and reducing the deposition rate of the patterned layer above the exposed metal portion relative to the deposition rate of the patterned layer above the exposed dielectric portion. A dielectric layer is subsequently deposited by atomic layer deposition (ALD) which cannot initiate in regions covered with the SAM in embodiments.
摘要翻译：描述了在暴露的介电材料上而不是暴露的金属表面上选择性地沉积图案化层的方法。使用膦酸沉积自组装单层（SAM）。自组装单层的分子包括头部部分和尾部部分，头部部分与暴露的金属部分形成结合，并且尾部部分远离图案化衬底延伸，并降低图案化层在暴露金属上方的沉积速率部分相对于暴露的电介质部分上方的图案化层的沉积速率。随后在实施例中通过原子层沉积（ALD）沉积介电层，其不能在SAM覆盖的区域中引发。

3. 发明申请

WO2017044154A1 HYDROFLUOROCARBON GAS-ASSISTED PLASMA ETCH FOR INTERCONNECT FABRICATION 审中-公开
标题翻译：用于互连制造的氢氟碳辅助等离子体蚀刻
公开(公告)号：WO2017044154A1
公开(公告)日：2017-03-16
申请号：PCT/US2016/023935
申请日：2016-03-24
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , ZEON CORPORATION
发明人： BRUCE, Robert L. , JOSEPH, Eric A. , LEE, Joe , SUZUKI, Takefumi
IPC分类号： H01L21/302 , H01L21/768 , H01L21/027 , H01L21/3065 , H01L21/31 , H01L23/522
CPC分类号： H01L21/31116 , H01L21/76802 , H01L21/76816 , H01L21/76877 , H01L23/528 , H01L23/5329
摘要： In one embodiment, a method for hydrofluorocarbon gas-assisted plasma etch for interconnect fabrication includes providing a layer of a dielectric material and etching a trench in the layer of the dielectric material, by applying a mixture of an aggressive dielectric etch gas and a polymerizing etch gas to the layer of the dielectric material. In another embodiment, an integrated circuit includes a plurality of semiconductor devices and a plurality of conductive lines connecting the plurality of semiconductor devices. A pitch of the plurality of conductive lines is approximately twenty-eight nanometers.
摘要翻译：在一个实施方案中，用于互连制造的氢氟烃气体辅助等离子体蚀刻的方法包括通过施加侵蚀性电介质蚀刻气体和聚合蚀刻的混合物来提供电介质材料层并蚀刻介电材料层中的沟槽气体到电介质材料层。在另一实施例中，集成电路包括多个半导体器件和连接多个半导体器件的多条导线。多条导线的间距约为二十八纳米。

4. 发明申请

WO2017008493A1 导电过孔结构、阵列基板和显示装置的制作方法审中-公开
公开(公告)号：WO2017008493A1
公开(公告)日：2017-01-19
申请号：PCT/CN2016/071615
申请日：2016-01-21
申请人：京东方科技集团股份有限公司 , 合肥鑫晟光电科技有限公司
发明人：林致远 , 黄寅虎 , 邹志翔 , 操彬彬
IPC分类号： H01L21/77
CPC分类号： H01L27/124 , G02F1/133345 , G02F1/134309 , G02F1/13439 , G02F1/136227 , G02F1/136286 , G02F1/1368 , G02F2001/13606 , G02F2001/136222 , G02F2001/13629 , G02F2001/136295 , G02F2201/121 , G02F2201/123 , H01L21/3081 , H01L21/3086 , H01L21/76802 , H01L21/77 , H01L27/1262 , H01L29/45 , H01L29/4908
摘要：一种导电过孔结构的制作方法、阵列基板的制作方法和显示装置的制作方法，阵列基板的制作方法包括：依次形成包括第一金属结构（01a）的第一金属层（01）、包括与第一金属结构（01a）对应的第一部分（71a）的非金属层薄膜、以及有机绝缘层薄膜（40'）；在对有机绝缘层薄膜（40'）进行图案化处理以形成对应第一部分（71a）的第一有机绝缘层过孔（41）之后进行烘烤处理以形成有机绝缘层（40）；之后，去除非金属层薄膜的第一部分（71a），以形成非金属层并暴露出第一金属结构（01a）的部分表面（011）。该方法可以避免金属结构被严重氧化。

5. 发明申请

WO2017003408A1 METHOD TO FORM OHMIC CONTACTS TO SEMICONDUCTORS USING QUANTIZED METALS 审中-公开
标题翻译：使用量化金属形成与半导体的OHMIC接触的方法
公开(公告)号：WO2017003408A1
公开(公告)日：2017-01-05
申请号：PCT/US2015/038191
申请日：2015-06-27
申请人： INTEL CORPORATION
发明人： CHU-KUNG, Benjamin , LE, Van H. , RIOS, Rafael , DEWEY, Gilbert , CLENDENNING, Scott B. , KAVALIEROS, Jack T.
IPC分类号： H01L21/3205 , H01L21/336 , H01L21/28
CPC分类号： H01L29/45 , H01L21/28556 , H01L21/28568 , H01L21/76802 , H01L21/76883 , H01L23/49827 , H01L23/49838 , H01L29/0847 , H01L29/41783 , H01L29/66568 , H01L29/78
摘要： An apparatus including an integrated circuit device including at least one low density of state metal/semiconductor material interface, wherein the at least one low density of state metal is quantized. An apparatus including an integrated circuit device including at least one interface of a low density of state metal and a semiconductor material, wherein a contact area of the metal at the interface is graded. A method including confining a contact area of a semiconductor material; and forming a metal contact in the contact area.
摘要翻译：一种包括集成电路装置的装置，其包括至少一种低密度状态金属/半导体材料界面，其中所述至少一种低密度状态金属被量化。一种包括集成电路装置的装置，其包括至少一个低密度状态金属和半导体材料的界面，其中金属在界面处的接触面积被分级。一种包括限制半导体材料的接触面积的方法; 以及在所述接触区域中形成金属接触。

6. 发明申请

WO2016209172A1 SEMICONDUCTOR PACKAGING METHOD, SEMICONDUCTOR PACKAGE AND STACKED SEMICONDUCTOR PACKAGES 审中-公开
标题翻译：半导体封装方法，半导体封装和堆叠半导体封装
公开(公告)号：WO2016209172A1
公开(公告)日：2016-12-29
申请号：PCT/SG2016/050290
申请日：2016-06-24
申请人： PEP INNOVATION PTE LTD
发明人： CHEW, Yi Xin
IPC分类号： H01L33/64 , H01L23/34 , H01L33/52 , H01L21/98 , H01L21/56
CPC分类号： H01L21/568 , H01L21/4846 , H01L21/561 , H01L21/76802 , H01L23/3121 , H01L23/3128 , H01L23/3677 , H01L23/4334 , H01L23/49827 , H01L23/5226 , H01L23/5389 , H01L23/552 , H01L23/562 , H01L24/11 , H01L24/17 , H01L24/19 , H01L24/20 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L2224/04105 , H01L2224/12105 , H01L2224/16227 , H01L2224/16235 , H01L2224/19 , H01L2224/24195 , H01L2224/24247 , H01L2224/2518 , H01L2224/32225 , H01L2224/32245 , H01L2224/48247 , H01L2224/73204 , H01L2224/73265 , H01L2224/73267 , H01L2224/92144 , H01L2224/92244 , H01L2224/96 , H01L2224/97 , H01L2225/1035 , H01L2225/1058 , H01L2225/1094 , H01L2924/15311 , H01L2924/18162 , H01L2924/19105 , H01L2924/3025 , H01L2924/3511 , H01L2224/83 , H01L2924/00012 , H01L2224/83005
摘要： A semiconductor packaging method, a semiconductor package and stacked semiconductor packages are provided. The method includes providing a carrier (10) having a plurality of semiconductor chip receiving areas (12) and attaching a plurality of first semiconductor chips (14) to the semiconductor chip receiving areas (12). The first semiconductor chips (14) are encapsulated with a first encapsulant (20) and a plurality of electrical connections (24) is formed to the first semiconductor chips (14). At least a portion of the carrier (10) is removed to provide a heat release area (38).
摘要翻译：提供半导体封装方法，半导体封装和堆叠半导体封装。该方法包括提供具有多个半导体芯片接收区域（12）并将多个第一半导体芯片（14）附接到半导体芯片接收区域（12）的载体（10）。第一半导体芯片（14）用第一密封剂（20）封装，并且多个电连接（24）形成于第一半导体芯片（14）。移除载体（10）的至少一部分以提供散热区域（38）。

7. 发明申请

WO2016118292A1 DAMASCENE RE-DISTRIBUTION LAYER (RDL) IN FAN OUT SPLIT DIE APPLICATION 审中-公开
标题翻译： DANASCENE RE-DISTRIBUTION LAYER（RDL）in FAN OUT SPLIT DIE APPLICATION
公开(公告)号：WO2016118292A1
公开(公告)日：2016-07-28
申请号：PCT/US2015/067863
申请日：2015-12-29
申请人： QUALCOMM INCORPORATED
发明人： LEE, Jae Sik , WE, Hong Bok , KIM, Dong Wook
IPC分类号： H01L23/538
CPC分类号： H01L25/0655 , H01L21/565 , H01L21/568 , H01L21/76802 , H01L21/7684 , H01L21/76843 , H01L21/76877 , H01L23/293 , H01L23/3135 , H01L23/3171 , H01L23/49816 , H01L23/49822 , H01L23/5226 , H01L23/5383 , H01L23/5386 , H01L23/5389 , H01L24/19 , H01L24/20 , H01L24/96 , H01L25/50 , H01L2224/04105 , H01L2224/12105 , H01L2224/18 , H01L2224/24137 , H01L2924/0002 , H01L2924/18162 , H01L2924/00
摘要： A semiconductor device may include a first semiconductor die. A passivation layer supports the first semiconductor die. The passivation layer may include a first via having a barrier layer and a first redistribution layer (RDL) conductive interconnect coupled to the first via through the barrier layer. The first via may couple the first semiconductor die to the first RDL conductive interconnect.
摘要翻译：半导体器件可以包括第一半导体管芯。钝化层支撑第一半导体管芯。钝化层可以包括具有阻挡层的第一通孔和通过阻挡层耦合到第一通孔的第一再分布层（RDL）导电互连。第一通孔可以将第一半导体管芯耦合到第一RDL导电互连。

8. 发明申请

WO2016117761A1 전기 접속 구조의 제조 방법 审中-公开
标题翻译：制造电气连接结构的方法
公开(公告)号：WO2016117761A1
公开(公告)日：2016-07-28
申请号：PCT/KR2015/002753
申请日：2015-03-20
申请人： 주식회사 유니드
发明人： 서영욱 , 문영주 , 윤종광 , 김영수
IPC分类号： H01R13/24 , H01R13/08
CPC分类号： H01R43/007 , H01L21/76802 , H01R12/58 , H01R12/59 , H01R12/73 , H01R13/2414
摘要： 본 발명은 암연결부재의 삽입홀에 내부 도전체가 구비된 암접속구조와, 상기 삽입홀에 삽입 고정되어 상기 내부 도전체와 접촉하는 도전성의 컬럼이 수연결부재에 돌출 형성된 수접속구조를 포함하는 전기 접속 구조의 제조 방법에 있어서, 상기 암연결부재 및 수연결부재로 사용될 절연부재를 마련하는 단계와, 포토리소그래피 공정을 이용하여 상기 각 절연부재 상에 도전체를 패터닝하여 상기 내부 도전체 및 컬럼을 형성하는 단계를 포함하는 전기 접속 구조의 제조 방법을 개시한다.
摘要翻译：公开了一种电连接结构的制造方法，该电连接结构包括一个阴连接结构，该阴连接结构具有阴连接构件和设置在阴连接构件的插入孔内的内导体，以及阳连接结构，具有阳连接构件和导电柱形成在阳连接构件上并从阳连接构件突出并插入并固定到插入孔中以与内导体接触，该方法包括以下步骤：提供用作阴连接构件的绝缘构件和阳连接会员; 以及通过使用光刻工艺在每个绝缘构件上构图导体来形成内部导体和列。

9. 发明申请

WO2016088575A1 エッチング方法审中-公开
标题翻译：蚀刻方法
公开(公告)号：WO2016088575A1
公开(公告)日：2016-06-09
申请号：PCT/JP2015/082646
申请日：2015-11-20
申请人：東京エレクトロン株式会社
发明人：戸村　幕樹 , 勝沼　隆幸 , 本田　昌伸
IPC分类号： H01L21/3065 , H01L21/768 , H01L23/522 , H05H1/46
CPC分类号： H01L21/76802 , H01J37/321 , H01L21/3065 , H01L21/31116 , H01L21/31144 , H01L21/76897 , H01L23/535 , H01L2221/1063 , H01L2924/0002 , H01L2924/00
摘要：　一実施形態の方法は、１回以上のシーケンスを実行する工程と、１回以上のシーケンスの実行によって形成されたフルオロカーボン含有膜の膜厚を低減させる工程とを含む。１回以上のシーケンスの各々は、フルオロカーボンガスを含み酸素ガスを含まない処理ガスのプラズマを生成することにより、被処理体上にフルオロカーボン含有膜を形成する工程と、フルオロカーボン含有膜に含まれるフルオロカーボンのラジカルにより第１領域をエッチングする工程と、を含む。この方法では、１回以上のシーケンスとフルオロカーボン含有膜の膜厚を低減させる工程との交互の繰り返しが実行される。
摘要翻译：根据本发明的一个实施例的方法包括：其中执行序列至少一次的步骤; 并且通过执行该序列至少一次形成的含氟烃含膜的膜厚减小的步骤。执行至少一次的顺序包括：产生包含碳氟化合物气体并且不包括氧气的处理气体的等离子体以在待处理体上形成含氟烃的膜的步骤; 并且使用包含在含氟碳氟化合物膜中的氟烃基团蚀刻第一区域的步骤。在该方法中，至少执行一次的步骤和含氟碳氟化合物膜的膜厚减少的步骤交替。

10. 发明申请

WO2016009645A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2016009645A1
公开(公告)日：2016-01-21
申请号：PCT/JP2015/003564
申请日：2015-07-14
申请人：株式会社デンソー
发明人：江口　浩次
IPC分类号： H01L21/3205 , H01L21/768 , H01L23/522
CPC分类号： H01L23/562 , H01L21/3205 , H01L21/32135 , H01L21/561 , H01L21/768 , H01L21/76802 , H01L21/76877 , H01L21/76892 , H01L21/78 , H01L23/3192 , H01L23/481 , H01L23/522 , H01L23/5226 , H01L23/528 , H01L23/5283 , H01L23/53295 , H01L23/564 , H01L2924/0002 , H01L2924/00
摘要：　半導体装置は、基板（１０）と、積層配線層（２０）と、積層配線層上に配置された窒化膜（６０）と、半導体の素子部（１）と、素子部を取り囲むシール部（３）とを備える。シール部には、複数の配線層とシール層とが接続されることによって素子部を取り囲むシール構造（３ａ）が構成されている。積層配線層の最上層は、窒化膜より最上層配線層との密着性が高い材料で構成され、窒化膜上には、窒化膜よりシール層との密着性が高い材料で構成された保護絶縁膜（７０）が配置される。シール部には、保護絶縁膜、窒化膜、最上層絶縁膜に最上層配線層の一部を露出させるビアホール（７０ｂ、６０ｂ、３４ｂ）が配置され、シール層はビアホールに埋め込まれていると共に、保護絶縁膜のうちのビアホールの周囲に位置する部分上に渡って配置される。シール構造の外側では、保護絶縁膜、窒化膜、最上層絶縁膜の一部がシール層および最上層配線層によって挟まれている。
摘要翻译：该半导体装置设置有基板（10），叠层布线层（20），设置在叠层布线层上的氮化膜（60），半导体元件部分（1）和密封部分（3）围绕元素部分。在密封部中，通过将多个布线层和密封层彼此连接而构成围绕元件部的密封结构（3a）。叠层布线层的最上层由与氮化膜相比具有比最上层布线层更高的附着性的材料构成，在氮化膜上形成保护绝缘膜（70），该保护绝缘膜由具有较高密封性的材料构成层比氮化膜设置。在密封部分中，通孔（70b，60b，34b）设置在保护绝缘膜，氮化膜和最上层绝缘膜中，所述通孔露出最上层布线层的一部分，密封层嵌入在通孔中，并且设置在定位在通孔周围的保护绝缘膜部分上。在密封结构的外侧，保护绝缘膜，氮化物膜和最上层绝缘膜的各个部分夹在密封层和最上层布线层之间。

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