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1. 发明申请

WO2013145555A1 集積化デバイス审中-公开
标题翻译：集成设备
公开(公告)号：WO2013145555A1
公开(公告)日：2013-10-03
申请号：PCT/JP2013/001218
申请日：2013-02-28
申请人：国立大学法人東北大学 , 株式会社豊田中央研究所 , トヨタ自動車株式会社 , 巻幡光俊 , 江刺正喜 , 田中秀治 , 室山真徳 , 船橋博文 , 野々村裕 , 畑良幸 , 山田整 , 中山貴裕 , 山口宇唯
发明人：巻幡　光俊 , 江刺　正喜 , 田中　秀治 , 室山　真徳 , 船橋　博文 , 野々村　裕 , 畑　良幸 , 山田　整 , 中山　貴裕 , 山口　宇唯
IPC分类号： H01L25/04 , G01L9/00 , H01L21/76 , H01L21/822 , H01L25/18 , H01L27/04
CPC分类号： H01L23/552 , B81B7/008 , B81C1/00238 , B81C2203/0792 , H01L21/3043 , H01L21/30625 , H01L21/6835 , H01L21/6836 , H01L21/76898 , H01L21/78 , H01L23/5386 , H01L25/072 , H01L25/16 , H01L25/18 , H01L25/50 , H01L27/0611 , H01L29/0657 , H01L2221/68327 , H01L2224/94 , H01L2924/0002 , H01L2924/00 , H01L2224/03
摘要：　絶縁耐性に優れた集積化デバイスを提供する。隣接するデバイス同士の間には、側面（１５２）が傾斜面で構成された溝（１５０）が設けられている。電子回路またはＭＥＭＳデバイスが設けられる側を表面としたときに、溝（１５０）は傾斜面により表面から裏面に向けて幅狭になっている。溝（１５０）にモールド材（絶縁材料）（１６０）が介在することにより、複数のデバイスが互いに電気的に絶縁された状態で機械的に接合されている。隣接するデバイス同士の電気的導通をとる配線材（１７１）を形成するにあたっては、溝（１５０）の側面および底面に沿うように形成する。裏面に配線を取り出すにあたっては、溝（１５０）の底面（１５１）に孔を形成して、配線材（１７１）が孔から裏面に露出するようにする。
摘要翻译：提供了具有优异绝缘电阻的集成器件。在相邻的装置之间设置有由侧表面（152）上的倾斜表面构成的通道（150）。当前表面是设置有电子电路或MEMS器件的一侧时，由于倾斜表面，通道（150）从前表面向后表面变窄。通过在通道（150）中插入模制材料（绝缘材料）（160），可以将多个装置以彼此电绝缘的状态机械地接合。在形成彼此电连接相邻装置的布线材料（171）时，沿着通道（150）的侧表面和底表面进行成形。当从背面抽出布线时，在通道（150）的底面（151）上形成有孔，并且布线材料（171）通过孔露出在背面。

2. 发明申请

WO00065714A1 INTEGRATED ELECTRONIC CIRCUIT COMPRISING AN ELECTRONIC COMPONENT AND A DELAY ELEMENT WHICH IS CONNECTED TO THE COMPONENT 审中-公开
标题翻译：包含电子元件的集成电子电路和连接到组件的延迟元件
公开(公告)号：WO00065714A1
公开(公告)日：2000-11-02
申请号：PCT/SE2000/000744
申请日：2000-04-19
IPC分类号： H01L23/522 , H01L27/06 , H01Q1/22 , H01Q1/38 , H01Q3/26 , H01Q7/00 , H03H7/30 , H01L27/00
CPC分类号： H03H7/30 , H01L23/522 , H01L27/0611 , H01L2924/0002 , H01Q1/38 , H01Q3/26 , H01Q7/00 , H01L2924/00
摘要： An electronic circuit with at least one active electronic component (10) and a delay element connected to the component. The delay element comprises an electric conductor (13, 18) which is composed of a conductive material on an insulating layer (14) such that the conductor's capacitive coupling to the surrounding becomes low. The conductor (13, 18) is drawn such that its inductance is minimized. The electronic component (10) and conductor (13, 18) are integrated in an integrated circuit. Conductor (13, 18) is drawn in loops of some length, and ground conductor (35) of some length conected to a ground plane is provided between the loops. The delay element can be used in an oscillator coupling or in an electronically controlled antenna. In the oscillator coupling the electronic component (10) comprises an inverter coupling (11) with an input (11) and an output (12). The conductor (13) is provided to connect input (11) to output (12), thus creating an oscillator. The electronically controlled antenna comprises a receiver (17) and a number of antenna elements (16) connected to the receiver (17). Individual antenna elements (16) are connected to the receiver (17) via automatically selectable delay elements (18) such that electric signals from different antenna elements (16) are differentially delayed dependent on the position of the antenna elements in relation to the impinging electromagnetic wave fronts.
摘要翻译：一种具有至少一个有源电子部件（10）和连接到该部件的延迟元件的电子电路。延迟元件包括由绝缘层（14）上的导电材料构成的电导体（13,18），使得导体与周围的电容耦合变低。导体（13,18）被拉伸以使其电感最小化。电子部件（10）和导体（13,18）集成在集成电路中。导体（13,18）被拉成一定长度的环，并且在环之间提供一定长度与地平面相连的接地导体（35）。延迟元件可用于振荡器耦合或电子控制天线。在振荡器耦合中，电子部件（10）包括具有输入端（11）和输出端（12）的反相器耦合（11）。导体（13）被提供以将输入（11）连接到输出（12），从而产生振荡器。电子控制天线包括接收器（17）和连接到接收器（17）的多个天线元件（16）。单个天线元件（16）经由自动可选择的延迟元件（18）连接到接收器（17），使得来自不同天线元件（16）的电信号根据天线元件的位置相对于入射电磁波前。

3. 发明申请

WO2007053485A3 INTEGRATED CIRCUIT USING COMPLEMENTARY JUNCTION FIELD EFFECT TRANSISTOR AND MOS TRANSISTOR IN SILICON AND SILICON ALLOYS 审中-公开
标题翻译：使用相互连接的场效应晶体管和硅和硅合金中的MOS晶体管的集成电路
公开(公告)号：WO2007053485A3
公开(公告)日：2008-10-02
申请号：PCT/US2006042139
申请日：2006-10-30
申请人： DSM SOLUTIONS INC , KAPOOR ASHOK K
发明人： KAPOOR ASHOK K
IPC分类号： H01L27/11
CPC分类号： H01L29/808 , H01L21/2257 , H01L27/0611 , H01L27/098 , H01L29/41783 , H01L29/456 , H01L29/66492 , H01L29/66901 , H01L29/7833
摘要： This invention describes a method of building complementary logic circuits using junction field effect transistors in silicon. This invention is ideally suited for deep submicron dimensions, preferably below 65 nm. The basis of this invention is a complementary Junction Field Effect Transistor which is operated in the enhancement mode. The speed-power performance of the JFETs becomes comparable with the CMOS devices at sub-70 nanometer dimensions. However, the maximum power supply voltage for the JFETs is still limited to below the built-in potential (a diode drop). To satisfy certain applications which require interface to an external circuit driven to higher voltage levels, this invention includes the structures and methods to build CMOS devices on the same substrate as the JFET devices.
摘要翻译：本发明描述了使用硅中的结型场效应晶体管构建互补逻辑电路的方法。本发明理想地适用于深亚微米尺寸，优选低于65nm。本发明的基础是在增强模式下操作的互补结型场效应晶体管。 JFET的速度功率性能可以与次级70纳米尺寸的CMOS器件相媲美。然而，JFET的最大电源电压仍然限制在低于内置电位（二极管压降）。为了满足需要与驱动到更高电压电平的外部电路接口的某些应用，本发明包括在与JFET器件相同的衬底上构建CMOS器件的结构和方法。

4. 发明申请

WO2008076651A1 SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURE 审中-公开
标题翻译：半导体结构及其制造方法
公开(公告)号：WO2008076651A1
公开(公告)日：2008-06-26
申请号：PCT/US2007/086609
申请日：2007-12-06
申请人： HVVI SEMICONDUCTORS, INC. , TISCHLER, Michael Albert
发明人： TISCHLER, Michael Albert
IPC分类号： H01L27/06 , H01L27/08 , H01L21/764
CPC分类号： H01L21/764 , H01L27/0611 , H01L27/08
摘要： In various embodiments, semiconductor structures and methods to manufacture these structures are disclosed. In one embodiment, a semiconductor structure having a silicon-on-insulator (SOI) substrate and a dielectric region is disclosed. The dielectric region is adjacent to the active layer of the SOI substrate and the dielectric region includes a portion of a buried oxide (BOX) layer of the SOI substrate. At least a portion of the dielectric region extends from a surface of the active layer of the SOI substrate to a depth of at least about three microns or greater below the surface of the active layer. Other embodiments are described and claimed.
摘要翻译：在各种实施例中，公开了制造这些结构的半导体结构和方法。在一个实施例中，公开了具有绝缘体上硅（SOI）衬底和电介质区域的半导体结构。电介质区域与SOI衬底的有源层相邻，并且电介质区域包括SOI衬底的一部分掩埋氧化物（BOX）层。电介质区域的至少一部分从SOI衬底的有源层的表面延伸到活性层表面下方至少约三微米或更大的深度。描述和要求保护其他实施例。

5. 发明申请

WO2007053485A2 INTEGRATED CIRCUIT USING COMPLEMENTARY JUNCTION FIELD EFFECT TRANSISTOR AND MOS TRANSISTOR IN SILICON AND SILICON ALLOYS 审中-公开
标题翻译：使用相互连接的场效应晶体管和硅和硅合金中的MOS晶体管的集成电路
公开(公告)号：WO2007053485A2
公开(公告)日：2007-05-10
申请号：PCT/US2006/042139
申请日：2006-10-30
申请人： DSM SOLUTIONS, INC. , KAPOOR, Ashok, K.
发明人： KAPOOR, Ashok, K.
IPC分类号： H01L31/111 , H01L21/337
CPC分类号： H01L29/808 , H01L21/2257 , H01L27/0611 , H01L27/098 , H01L29/41783 , H01L29/456 , H01L29/66492 , H01L29/66901 , H01L29/7833
摘要： This invention describes a method of building complementary logic circuits using junction field effect transistors in silicon. This invention is ideally suited for deep submicron dimensions, preferably below 65 nm. The basis of this invention is a complementary Junction Field Effect Transistor which is operated in the enhancement mode. The speed-power performance of the JFETs becomes comparable with the CMOS devices at sub-70 nanometer dimensions. However, the maximum power supply voltage for the JFETs is still limited to below the built-in potential (a diode drop). To satisfy certain applications which require interface to an external circuit driven to higher voltage levels, this invention includes the structures and methods to build CMOS devices on the same substrate as the JFET devices.
摘要翻译：本发明描述了使用硅中的结型场效应晶体管构建互补逻辑电路的方法。本发明理想地适用于深亚微米尺寸，优选低于65nm。本发明的基础是在增强模式下操作的互补结型场效应晶体管。 JFET的速度功率性能可以与次级70纳米尺寸的CMOS器件相媲美。然而，JFET的最大电源电压仍然限制在低于内置电位（二极管压降）。为了满足需要与驱动到更高电压电平的外部电路接口的某些应用，本发明包括在与JFET器件相同的衬底上构建CMOS器件的结构和方法。

6. 发明申请

WO2007045409A1 MONOLITHISCH INTEGRIERBARE SCHALTUNGSANORDNUNG 审中-公开
标题翻译：单片集成电路
公开(公告)号：WO2007045409A1
公开(公告)日：2007-04-26
申请号：PCT/EP2006/009937
申请日：2006-10-14
申请人： ATMEL DUISBURG GMBH , EL RAI, Samir , TEMPEL, Ralf
发明人： EL RAI, Samir , TEMPEL, Ralf
IPC分类号： H01L27/08 , H01L23/522 , H01L27/06
CPC分类号： H01L23/5227 , H01F27/40 , H01F2017/0046 , H01L23/5223 , H01L23/5225 , H01L27/0611 , H01L27/08 , H01L2924/0002 , H01L2924/00
摘要： Die Erfindung betrifft eine monolithisch integrierbare Schaltungsanordnung (100) mit einer als differentiell gespeiste Spule ausgebildeten ersten Schaltungskomponente, die mindestens eine einen Innenbereich (115) umgreifende Leiterschleife (110a, 110b) aufweist, und mit mindestens einer weiteren Schaltungskomponente (120, 121). Erfindungsgemäß ist die weitere Schaltungskomponente (120, 121) der Schaltungsanordnung (100) in dem Innenbereich (115) angeordnet.
摘要翻译：本发明涉及一种具有包含导体环（110A，110B）形成为具有至少一个的内部区域（115）一个差动供电线圈第一电路部件中的开口的单片可集成的电路装置（100），与至少一个另外的电路部件（120，121）。根据本发明，在内部区域（115）的电路装置（100）的附加电路部件（120，121）被布置。

7. 发明申请

WO2013066967A1 MONOLITHICALLY INTEGRATED VERTICAL JFET AND SCHOTTKY DIODE 审中-公开
标题翻译：单相整体垂直JFET和肖特基二极管
公开(公告)号：WO2013066967A1
公开(公告)日：2013-05-10
申请号：PCT/US2012/062728
申请日：2012-10-31
申请人： AVOGY, INC.
发明人： KIZILYALLI, Isik C. , NIE, Hui , EDWARDS, Andrew P. , ROMANO, Linda , BOUR, David P. , BROWN, Richard J. , PRUNTY, Thomas R.
IPC分类号： H01L29/772 , H01L21/336
CPC分类号： H01L29/66909 , H01L21/823487 , H01L27/0605 , H01L27/0611 , H01L27/0629 , H01L27/0727 , H01L27/098 , H01L29/2003 , H01L29/66143 , H01L29/8083 , H01L29/872
摘要： An integrated device including a vertical III-nitride FET and a Schottky diode includes a drain comprising a first III-nitride material, a drift region comprising a second III-nitride material coupled to the drain and disposed adjacent to the drain along a vertical direction, and a channel region comprising a third III-nitride material coupled to the drift region. The integrated device also includes a gate region at least partially surrounding the channel region, a source coupled to the channel region, and a Schottky contact coupled to the drift region. The channel region is disposed between the drain and the source along the vertical direction such that current flow during operation of the vertical III-nitride FET and the Schottky diode is along the vertical direction.
摘要翻译：包括垂直III族氮化物FET和肖特基二极管的集成器件包括：包括第一III族氮化物材料的漏极，包括耦合到漏极并沿垂直方向邻近漏极设置的第二III族氮化物材料的漂移区，以及包括耦合到所述漂移区的第三III族氮化物材料的沟道区。集成器件还包括至少部分地围绕沟道区的栅极区，耦合到沟道区的源极和耦合到漂移区的肖特基接触。沟道区域沿着垂直方向设置在漏极和源极之间，使得垂直III族氮化物FET和肖特基二极管的工作期间的电流沿垂直方向。

8. 发明申请

WO2004036650A1 HIGH FREQUENCY SEMICONDUCTOR DEVICE AND PRODUCING THE SAME 审中-公开
标题翻译：高频半导体器件及其制造
公开(公告)号：WO2004036650A1
公开(公告)日：2004-04-29
申请号：PCT/KR2002/001476
申请日：2002-08-05
申请人： TELEPHUS INC. , NAM, Choong-Mo
发明人： NAM, Choong-Mo
IPC分类号： H01L27/092
CPC分类号： H01L21/823878 , H01L27/0611 , H01L27/0688 , H01L27/08
摘要： The present invention relates to a high frequency semiconductor device and method for manufacturing the same, and more specially, to a high frequency semiconductor device including a CMOS and a passive device and method for manufacturing the same. In accordance with one aspect of the present invention, there is provided with a high frequency semiconductor device comprising: a porous silicon substrate; a first and a second conductive well formed on the porous silicon substrate selectively; a porous silicon oxide film of the thickness more than 15µm which is selectively formed on the region which the first and the second conductive well is not formed on the porous silicon substrate; a source, a drain and a gate formed on the first and the second conductive well, respectively; a first dielectric layer formed on the porous silicon oxide film to cover the source, the gate, the drain thoroughly in which a first plug is formed on the source and the drain; and a plurality of a first pad formed on the first plug.
摘要翻译：高频半导体器件及其制造方法技术领域本发明涉及一种高频半导体器件及其制造方法，更具体地涉及包括CMOS和无源器件的高频半导体器件及其制造方法。根据本发明的一个方面，提供了一种高频半导体器件，包括：多孔硅衬底; 选择性地形成在多孔硅衬底上的第一和第二导电阱; 选择性地形成在多孔硅基板上未形成第一导电孔和第二导电孔的区域上的厚度大于15μm的多孔氧化硅膜; 形成在第一和第二导电阱上的源极，漏极和栅极; 形成在多孔氧化硅膜上的第一介电层，用于覆盖源极，栅极，排水管，其中在源极和漏极上形成有第一插塞; 以及形成在所述第一插头上的多个第一焊盘。

9. 发明申请

WO2003103022A1 INTEGRATED DRIVER PROCESS FLOW 审中-公开
标题翻译：集成驱动程序流程
公开(公告)号：WO2003103022A1
公开(公告)日：2003-12-11
申请号：PCT/US2003/015475
申请日：2003-05-14
申请人： SILICON LIGHT MACHINES
发明人： HUNTER, James, A.
IPC分类号： H01L21/00
CPC分类号： G02B26/0808 , B81B2201/045 , B81B2207/015 , B81B2207/07 , B81C1/00246 , B81C2201/016 , B81C2203/0735 , B81C2203/0778 , H01L27/0611
摘要： An integrated device including one or more device drivers and a diffractive light modulator monolithically coupled to the one or more driver circuits. The one or more driver circuits are configured to process received control signals and to transmit the processed control signals to the diffractive light modulator. A method of fabricating the integrated device preferably comprises fabricating a front-end portion for each of a plurality of transistors, isolating the front-end portions of the plurality of transistors, fabricating a front-end portion of a diffractive light modulator, isolating the front-end portion of the diffractive light modulator, fabricating interconnects for the plurality of transistors, applying an open array mask and wet etch to access the diffractive light modulator, and fabricating a back-end portion of the diffractive light modulator, thereby monolithically coupling the diffractive light modulator and the plurality of transistors.
摘要翻译：包括一个或多个器件驱动器和单片耦合到所述一个或多个驱动器电路的衍射光调制器的集成器件。一个或多个驱动器电路被配置为处理接收到的控制信号并将经处理的控制信号传送到衍射光调制器。一种制造集成器件的方法优选包括制造用于多个晶体管中的每一个晶体管的前端部分，隔离多个晶体管的前端部分，制造衍射光调制器的前端部分，将前部衍射光调制器的前端部分，制造用于多个晶体管的互连，施加开放阵列掩模和湿蚀刻以访问衍射光调制器，以及制造衍射光调制器的后端部分，从而将衍射光光调制器和多个晶体管。

10. 发明申请

WO1992015113A1 SEMICONDUCTOR DEVICE HAVING AN ISOLATION REGION ENRICHED IN OXYGEN AND A FABRICATION PROCESS THEREOF 审中-公开
标题翻译：在氧气中富集分离区的半导体器件及其制造工艺
公开(公告)号：WO1992015113A1
公开(公告)日：1992-09-03
申请号：PCT/JP1992000157
申请日：1992-02-18
申请人： FUJITSU LIMITED , KIKKAWA, Toshihide , OHORI, Tatsuya
发明人： FUJITSU LIMITED
IPC分类号： H01L21/205
CPC分类号： C30B25/02 , C30B29/40 , H01L21/02395 , H01L21/02463 , H01L21/02505 , H01L21/02507 , H01L21/02546 , H01L21/02573 , H01L21/0262 , H01L21/7605 , H01L21/8252 , H01L27/0605 , H01L27/0611
摘要： A method for growing an epitaxial layer of a group III-V compound semiconductor material that contains oxygen comprises the steps of supplying molecules of an organic compound that contains a group V element and oxygen in the molecule, and decomposing the molecules of the organic compound to release the group V element and oxygen.
摘要翻译：用于生长含有氧的III-V族化合物半导体材料的外延层的方法包括以下步骤：在分子中提供含有V族元素和氧的有机化合物的分子，并将有机化合物的分子分解成释放V族元素和氧气。

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