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1. 发明申请

WO2016017127A1 窒化物半導体装置审中-公开
标题翻译：氮化物半导体器件
公开(公告)号：WO2016017127A1
公开(公告)日：2016-02-04
申请号：PCT/JP2015/003709
申请日：2015-07-24
申请人：パナソニックIPマネジメント株式会社
发明人：江藤　竜二 , 原田　剛史 , 浜田　政一 , 柴田　保
IPC分类号： H01L21/338 , H01L21/28 , H01L21/337 , H01L27/098 , H01L29/417 , H01L29/423 , H01L29/778 , H01L29/808 , H01L29/812
CPC分类号： H01L29/7787 , H01L21/28 , H01L21/283 , H01L27/098 , H01L29/045 , H01L29/1066 , H01L29/2003 , H01L29/452 , H01L29/66462 , H01L29/7786 , H01L29/808 , H01L29/812
摘要：　本開示の窒化物半導体装置は、基板（１０１）と、基板（１０１）の主面上に形成されたｐ型不純物を含むＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦Ｘ＜１、０≦Ｙ＜１）からなるｐ型ＧａＮ層（１０６）と、ｐ型ＧａＮ層（１０６）の上に形成されたＴｉ膜（１１４）とを有し、Ｔｉ膜（１１４）は、ｐ型ＧａＮ層（１０６）に対してコヒーレント状態またはメタモルフィック状態である。
摘要翻译：该氮化物半导体器件具有：基板（101）; 形成在基板（101）的主表面上的p型GaN层（106），其由含有p的GaN的Al x In y Ga 1-x-y N（0≤X<1,0≤Y<1）形成型杂质; 和形成在p型GaN层（106）上的Ti膜（114）。 Ti膜（114）相对于p型GaN层（106）处于相干状态或变质状态。

2. 发明申请

WO2015112472A1 NORMALLY-OFF JUNCTION FIELD-EFFECT TRANSISTORS AND COMPLEMENTARY CIRCUITS 审中-公开
标题翻译：正常关闭场效应晶体管和补充电路
公开(公告)号：WO2015112472A1
公开(公告)日：2015-07-30
申请号：PCT/US2015/011966
申请日：2015-01-20
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： HEKMATSHOARTABARI, Bahman , SHAHIDI, Ghavam G.
IPC分类号： H01L29/812 , H01L29/80 , H01L27/095
CPC分类号： H01L29/8086 , H01L27/0617 , H01L27/098 , H01L29/1066 , H01L29/1604 , H01L29/802 , H01L29/8124 , H01L29/8126 , H01L29/868
摘要： A junction field-effect transistor (JFET) with a gate region that includes two separate subregions having material of different conductivity types and/or a Schottky junction that substantially suppresses gate current when the gate junction is forward-biased, as well as complementary circuits that incorporate such JFET devices. According to an aspect of the present invention, there is a junction field effect transistor (JFET) that includes a channel region and a gate region. The gate region includes a first gate sub-region and a second gate sub-region. The first gate sub-region forms a junction with the channel region. The second gate sub-region forms a junction with the first gate sub-region. The channel region and the second gate sub-region include material of a first conductivity type. The first gate sub-region includes material of a second conductivity type different from the first conductivity type.
摘要翻译：具有栅极区域的结型场效应晶体管（JFET），栅极区域包括具有不同导电类型的材料的两个分开的子区域和/或当栅极结正向偏置时基本上抑制栅极电流的肖特基结以及互补电路并入这种JFET器件。根据本发明的一个方面，存在包括沟道区和栅极区的结型场效应晶体管（JFET）。栅极区域包括第一栅极子区域和第二栅极子区域。第一栅极子区域与沟道区域形成结。第二栅极子区域与第一栅极子区域形成结。沟道区域和第二栅极子区域包括第一导电类型的材料。第一栅极子区域包括不同于第一导电类型的第二导电类型的材料。

3. 发明申请

WO2014062936A1 CMOS-INTEGRATED JFET FOR DENSE LOW-NOISE BIOELECTRONIC PLATFORMS 审中-公开
标题翻译：用于DENSE低噪声生物电子平台的CMOS集成JFET
公开(公告)号：WO2014062936A1
公开(公告)日：2014-04-24
申请号：PCT/US2013/065478
申请日：2013-10-17
申请人： THE TRUSTEES OF COLUMBIA UNIVERSITY IN THE CITY OF NEW YORK
发明人： ROSENSTEIN, Jacob , FIELD, Ryan, Michael , FLEISCHER, Dan , SHEPARD, Kenneth, L.
IPC分类号： H01L29/76 , H03F3/14
CPC分类号： H01L29/808 , H01L21/762 , H01L21/8232 , H01L27/098 , H01L29/0649 , H01L29/0696 , H01L29/42316 , H01L29/66893
摘要： A complementary metal oxide semiconductor (CMOS)-integrated junction field effect transistor (JFET) has reduced scale and reduced noise. An exemplary JFET has a substrate layer of one dopant type with a gate layer of that dopant type disposed on the substrate, a depletion channel of a second dopant type disposed on the first gate layer, and a second gate layer of the first dopant type disposed on the depletion channel and proximate a surface of the transistor. The second gate layer can separate the depletion channel from the surface, and the depletion channel separates the first gate layer from the second gate layer.
摘要翻译：互补金属氧化物半导体（CMOS） - 集成结型场效应晶体管（JFET）具有减小的尺寸和降低的噪声。示例性JFET具有一种掺杂剂型的衬底层，其中设置在衬底上的该掺杂剂类型的栅极层，设置在第一栅极层上的第二掺杂剂类型的耗尽沟道和设置在第一掺杂剂类型的第二栅极层在耗尽通道上并且靠近晶体管的表面。第二栅极层可以将耗尽沟道与表面分开，耗尽沟道将第一栅极层与第二栅极层分开。

4. 发明申请

WO2013021636A1 炭化珪素半導体装置およびその製造方法审中-公开
标题翻译：硅碳化硅半导体器件及其制造方法
公开(公告)号：WO2013021636A1
公开(公告)日：2013-02-14
申请号：PCT/JP2012/005040
申请日：2012-08-08
申请人：株式会社デンソー , 竹内有一 , 鈴木巨裕
发明人：竹内　有一 , 鈴木　巨裕
IPC分类号： H01L21/337 , H01L21/338 , H01L27/098 , H01L29/06 , H01L29/12 , H01L29/78 , H01L29/808 , H01L29/812
CPC分类号： H01L21/265 , H01L21/0465 , H01L27/098 , H01L29/0619 , H01L29/063 , H01L29/0638 , H01L29/0661 , H01L29/0696 , H01L29/1025 , H01L29/1066 , H01L29/1608 , H01L29/66068 , H01L29/66909 , H01L29/78 , H01L29/8083
摘要：　半導体装置は、炭化珪素半導体基板（５）と、前記半導体基板（５）のセル領域（Ｒ１）に形成されたトランジスタと、前記セル領域（Ｒ１）の外周を囲む領域（Ｒ２）に形成された耐圧構造とを有する。前記半導体基板（５）は、第１導電型基板（１）と、前記第１導電型基板（１）上の第１導電型ドリフト層（２）と、前記ドリフト層（２）上の第２導電型層（３）と、前記第２導電型層（３）上の第１導電型層（４）とを有する。前記耐圧構造は、前記セル領域（Ｒ１）の外周を囲み、前記ドリフト層（２）に達する第１凹部（１７）と、前記第１凹部（１７）の内周側の側面の位置において、前記セル領域（Ｒ１）の外周を囲むトレンチ（１３、４５）と、前記トレンチ（１３、４５）内に埋め込まれ、前記第１凹部（１７）の側面を構成する第２導電型埋込層（１５、４６）とを有する。
摘要翻译：该半导体器件具有：碳化硅半导体衬底（5）; 形成在半导体衬底（5）的单元区域（R1）中的晶体管; 以及形成在围绕电池区域（R1）的外周的区域（R2）中的高耐压结构。半导体衬底（5）具有：第一导电型衬底（1）; 第一导电型衬底（1）上的第一导电型漂移层（2）; 漂移层（2）上的第二导电类型层（3）; 和在第二导电型层（3）上的第一导电型层（4）。高耐压结构具有：围绕电池区域（R1）的外周并到达漂移层（2）的第一凹部（17）; 围绕所述单元区域（R1）的外周的沟槽（13,45），所述沟槽位于所述第一凹部（17）的内周侧的侧面的位置; 以及嵌入在所述沟槽（13,45）中并构成所述第一凹部（17）的侧面的第二导电型嵌入层（15,46）。

5. 发明申请

WO2012093177A3 SEMICONDUCTOR DEVICE ARRANGEMENT WITH A FIRST SEMICONDUCTOR DEVICE AND WITH A PLURALITY OF SECOND SEMI CONDUCTOR DEVICES 审中-公开
标题翻译：具有第一半导体器件的半导体器件布置以及多个第二半导体器件
公开(公告)号：WO2012093177A3
公开(公告)日：2013-01-10
申请号：PCT/EP2012050245
申请日：2012-01-09
申请人： INFINEON TECHNOLOGIES AUSTRIA , WEIS ROLF , HIRLER FRANZ , FELDTKELLER MARTIN , DEBOY GERALD , STECHER MATTHIAS , WILLMEROTH ARMIN
发明人： WEIS ROLF , HIRLER FRANZ , FELDTKELLER MARTIN , DEBOY GERALD , STECHER MATTHIAS , WILLMEROTH ARMIN
IPC分类号： H01L27/088 , G05F1/573 , H01L27/02 , H01L27/06 , H01L27/07 , H01L29/40 , H01L29/78 , H02H9/02
CPC分类号： H01L27/0207 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L27/0623 , H01L27/0629 , H01L27/0727 , H01L27/088 , H01L27/0883 , H01L27/0886 , H01L27/098 , H01L29/0653 , H01L29/0692 , H01L29/0696 , H01L29/4236 , H01L29/4238 , H01L29/78 , H01L29/7817 , H01L29/7824 , H01L29/7825 , H01L29/7835 , H01L29/7838 , H03K17/06
摘要： Disclosed is a semiconductor device arrangement including a first semiconductor device having a load path, and a plurality of second transistors, each having a load path between a first and a second load terminal and a control terminal. The second transistors have their load paths connected in series and connected in series to the load path of the first transistor, each of the second transistors has its control terminal connected to the load terminal of one of the other second transistors, and one of the second transistors has its control terminal connected to one of the load terminals of the first semiconductor device.
摘要翻译：公开了一种包括具有负载路径的第一半导体器件和多个第二晶体管的半导体器件布置，每个第二晶体管具有在第一和第二负载端子与控制端子之间的负载路径。第二晶体管的负载路径串联连接并与第一晶体管的负载路径串联连接，每个第二晶体管的控制端连接到其它第二晶体管之一的负载端，第二晶体管中的一个晶体管的控制端子连接到第一半导体器件的一个负载端子。

6. 发明申请

WO2011155105A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2011155105A1
公开(公告)日：2011-12-15
申请号：PCT/JP2011/001068
申请日：2011-02-24
申请人：パナソニック株式会社 , 大岡正人 , 松井靖 , 辻野秀治
发明人：大岡正人 , 松井靖 , 辻野秀治
IPC分类号： H01L21/337 , H01L21/8222 , H01L21/8232 , H01L21/8248 , H01L27/06 , H01L27/095 , H01L29/808
CPC分类号： H01L27/088 , H01L27/0623 , H01L27/098 , H01L29/0692 , H01L29/66272 , H01L29/66901 , H01L29/7322 , H01L29/808
摘要：　半導体基板（１０１）の表面部に第１導電型のチャンネル領域（１０５）が設けられている。チャンネル領域（１０５）の表面部に第２導電型のゲート領域（１０７）が設けられている。チャンネル領域（１０５）の下側に第２導電型の第１半導体領域（１０４）が設けられている。チャンネル領域（１０５）の表面部におけるゲート領域（１０７）のチャンネル長方向の両側に第１導電型のソース／ドレイン領域（１０８）が設けられている。半導体基板（１０１）におけるチャンネル領域（１０５）のチャンネル幅方向の両側に、高い不純物濃度を有する第２導電型の第２半導体領域（１０６）が設けられている。
摘要翻译：公开了一种半导体器件，其中第一导电类型沟道区（105）设置在半导体衬底（101）的表面部分上。第二导电型栅极区域（107）设置在沟道区域（105）的表面部分上。在沟道区（105）的下侧设有第二导电型第一半导体区（104）。在通道区域（105）的表面部分上的栅极区域（107）的两侧，所述侧面处于沟道长度方向，设置有第一导电型源极/漏极区域（108）。在半导体基板（101）上的沟道区域（105）的两侧，所述侧面处于沟道宽度方向，提供杂质浓度高的第二导电型第二半导体区域（106）。

7. 发明申请

WO2011033550A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2011033550A1
公开(公告)日：2011-03-24
申请号：PCT/JP2009/004586
申请日：2009-09-15
申请人：株式会社東芝 , 水上誠
发明人：水上誠
IPC分类号： H01L27/04 , H01L21/8234 , H01L27/088 , H01L29/12 , H01L29/417 , H01L29/47 , H01L29/78 , H01L29/872
CPC分类号： H01L27/0727 , H01L27/098 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/41766 , H01L29/47 , H01L29/7806
摘要：　ＭＯＳＦＥＴに内蔵されるＰＮ接合に替えてショットキーバリアダイオードにすることにより、内蔵ダイオードの立ち上がり電圧を低くするとともに、ショットキーバリアダイオードの逆方向の耐圧の劣化を抑制できる新しい構造のＭＯＳＦＥＴを提供する。内蔵ダイオードをショットキーバリアダイオードにすることにより、低い立ち上がり電圧と低スイッチング損失を実現する。すなわち、p型ウェル内にn+ソース領域とp+ソース領域を同一面内に交互に配置し、これら両領域に、側面において接触するトレンチ型ソース電極を形成する。これにより、当該トレンチ型ソース電極を金属電極とするショットキーバリアダイオードが形成され、ダイオードの立ち上がり電圧を低くし、かつp型ウェル内のソース領域にn+ソース領域とp+ソース領域を交互に配置することにより逆方向の耐圧の劣化を抑制しつつ、ＭＯＳＦＥＴとダイオードの占める面積の増大の抑制も達成できる。
摘要翻译：公开了具有新结构的MOSFET，其中内置二极管的启动电压降低，并且通过使用肖特基势垒二极管来抑制肖特基势垒二极管中的反向耐受电压的劣化，而不是PN 结，在MOSFET中。通过将肖特基势垒二极管作为内置二极管实现低启动电压和低开关损耗。也就是说，在p型阱中，n +源极区域和p +源极区域交替地配置在同一平面内，形成与电极侧面的两个区域接触的沟槽型源电极。因此，形成具有作为金属电极的沟槽型源电极的肖特基势垒二极管，二极管的启动电压降低，MOSFET和二极管占用面积的增加减小，同时抑制劣化通过在p型阱中的源极区域中交替地设置n +源极区域和p +源极区域，来反转耐受电压。

8. 发明申请

WO2009009380A3 NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING 审中-公开
标题翻译：宽带隙半导体中的常关集成式JFET电源开关及其制造方法
公开(公告)号：WO2009009380A3
公开(公告)日：2009-03-05
申请号：PCT/US2008069043
申请日：2008-07-02
申请人： SEMISOUTH LAB INC , SANKIN IGOR , MERRETT JOSEPH NEIL
发明人： SANKIN IGOR , MERRETT JOSEPH NEIL
IPC分类号： H01L27/098 , H01L21/04 , H01L21/8232 , H01L29/808 , H01L29/812
CPC分类号： H01L29/808 , H01L27/098 , H01L29/0619 , H01L29/1608 , H01L29/2003 , H01L29/8083 , H01L29/8122 , H01L29/8124 , H01L29/861 , H01L29/868 , H01L29/872 , H03K17/08142 , H03K17/08148 , H03K17/567 , H03K17/6871 , H03K2017/6875
摘要： Wide bandgap semiconductor devices including normally-off VJFET integrated power switches are described. The power switches can be implemented monolithically or hybridly, and may be integrated with a control circuit built in a single-or multi-chip wide bandgap power semiconductor module. The devices can be used in high-power, temperature -tolerant and radiation-resistant electronics components. Methods of making the devices are also described.
摘要翻译：描述了包括常关VJFET集成功率开关的宽带隙半导体器件。功率开关可以单片或混合实现，并且可以与内置在单芯片或多芯片宽带隙功率半导体模块中的控制电路集成。该器件可用于高功率，耐高温和抗辐射的电子元件。还描述了制造这些装置的方法。

9. 发明申请

WO2009020787A1 PROGRAMMABLE LOGIC DEVICES COMPRISING JUNCTION FIELD EFFECT TRANSISTORS, AND METHODS OF USING THE SAME 审中-公开
标题翻译：包含连接场效应晶体管的可编程逻辑器件及其使用方法
公开(公告)号：WO2009020787A1
公开(公告)日：2009-02-12
申请号：PCT/US2008/071338
申请日：2008-07-28
申请人： DSM SOLUTIONS, INC. , THUMMALAPALLY, Damodar, R. , RAY, Abhijit
发明人： THUMMALAPALLY, Damodar, R. , RAY, Abhijit
IPC分类号： H01L27/098 , H01L27/118 , H03K19/177
CPC分类号： H01L27/11803 , H01L27/098 , H01L29/808 , H03K19/17736 , H03K19/1778
摘要： A switching circuit (100) comprises a plurality of first signal (106-0) lines of a programmable logic device, a plurality of second signal lines (106-1) of the programmable logic device, and a plurality of switch elements (104-0, 104-1)-. Each switch element couples one first signal line to a second signal line and includes one or more switch junction field effect transistors (JFETs (108, 110) having a first control gate (108-0, 110-0) separated from a second control gate (108-3, 110-3) by a channel region.
摘要翻译：开关电路（100）包括可编程逻辑器件的多个第一信号（106-0）线，可编程逻辑器件的多个第二信号线（106-1）和多个开关元件（104- 0，104-1） - 。每个开关元件将一个第一信号线耦合到第二信号线并且包括一个或多个开关结场效应晶体管（JFET（108,110），其具有与第二控制栅极分离的第一控制栅极（108-0,110-0）（108-3,110-3）。

10. 发明申请

WO2008037650A1 HALBLEITERANORDNUNG MIT GEKOPPELTEN SPERRSCHICHT- FELDEFFEKTTRANSISTOREN 审中-公开
标题翻译：耦合结型场效应晶体管功率半导体装置
公开(公告)号：WO2008037650A1
公开(公告)日：2008-04-03
申请号：PCT/EP2007/059967
申请日：2007-09-20
申请人： SICED ELECTRONICS DEVELOPMENT GMBH & CO. KG , FRIEDRICHS, Peter , STEPHANI, Dietrich
发明人： FRIEDRICHS, Peter , STEPHANI, Dietrich
IPC分类号： H01L27/098 , H03K17/082 , H01L27/02 , H01L29/808
CPC分类号： H01L27/098 , H01L27/0248 , H01L29/8083 , H03K17/0822 , H03K17/6877
摘要： Halbleiteranordnung, mit einem ersten Sperrschicht-Feldeffekttransistor und einem zweiten Sperrschicht-Feldeffekttransistor, wobei jeder Sperrschicht- Feldeffekttransistor einen Halbleiterkörper (116) des einen Leitungstyps, der von einer Source-Elektrode (S1; S2) und einer von dieser beabstandeten Drain-Elektrode (D) kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode im Halbleiterkörper ein Strompfad gebildet ist, und im Bereich des Strompfads im Halbleiterkörper vorgesehene Gebiete (117, 139, 122; 140, 128, 124) des anderen, zum einen Leitungstyp entgegen gesetzten Leitungstyps, die von einer Gate-Elektrode (G1; G2) kontaktiert sind und im Halbleiterkörper (116) den Strompfad steuernde Raumladungszonen aufbauen, umfasst, wobei die Drain-Elektroden der beiden Sperrschicht- Feldeffekttransistoren kurzgeschlossen sind, und die Source- Elektrode (S1) des ersten Feldeffekt-Transistors mit der Gate-Elektrode (G2) des zweiten Sperrschicht-Feldeffekttransistors kurzgeschlossen ist, und Schaltungsanordnung mit einer solchen Halbleiteranordnung, welche ein von dem Potenzial der Source-Elektrode (S2) des zweiten Sperrschicht-Feldeffekttransistors gesteuertes Schaltelement (104) umfasst, durch welches die Gate-Elektrode (G1) und die Source-Elektrode (S1) des ersten Sperrschicht-Feldeffekttransistors mit einer die Raumladungszonen vergrößernden Potenzialdifferenz verbunden werden können.
摘要翻译：一种半导体器件，包括：第一结型场效应晶体管和第二JFET，每个结型场效应晶体管，包括一种导电类型的源极电极中的一个半导体主体（116）（S1; S2）并从漏极电极隔开的位置（D ）接触，从而在源电极和在半导体本体漏极电极之间形成电流路径，并在半导体本体区域（117，139，122的电流路径的区域中设置;另140，128，124），在一方面导电型相反，构成的流路控制空间电荷区接触和栅电极的导电型（G1，G2）在半导体本体（116），其中，所述两个结型场效应晶体管的漏极电极短路，以及源电极第一场效应晶体管的（S1）与所述第二JFET的栅电极（G2） s为短路，并且包括具有这样的半导体装置，其是电路中的所述源电极的第二结型场效应晶体管来控制开关元件（104）的（S2）的电位，通过该栅电极（G1）和源电极（ S1）可以被连接到与一个空间电荷区增加电势差的第一结型场效应晶体管。

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