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1. 发明申请

WO2017208016A1 MEMORY UNIT 审中-公开
标题翻译：记忆单元
公开(公告)号：WO2017208016A1
公开(公告)日：2017-12-07
申请号：PCT/GB2017/051593
申请日：2017-06-02
申请人： SURECORE LIMITED
发明人： COSEMANS, Stefan , ROOSELEER, Bram
IPC分类号： G11C11/419 , G11C7/18 , G11C7/12 , G11C5/14 , G11C8/12 , G11C8/10 , G11C11/418
CPC分类号： G11C11/419 , G11C5/145 , G11C7/12 , G11C7/18 , G11C8/10 , G11C8/12 , G11C11/418 , G11C2207/005
摘要： There is provided a method for accessing a memory cell of a plurality of memory cells that are part of a memory unit, the memory cells being grouped into a plurality of memory cell groups, wherein each memory cell group is associated with one or more local bit lines with each of the one or more local bit lines being operatively connected to a corresponding global bit line via a passgate comprising a PMOS transistor. The method comprises connecting each of the one or more local bit lines to the corresponding global bit line by decreasing a gate voltage that is applied to a gate of the corresponding PMOS transistor to a value that is sufficient to allow the PMOS transistor to conduct, wherein the value of the gate voltage that is sufficient to allow the PMOS transistor to conduct is either a positive or negative voltage.
摘要翻译：提供了一种用于访问作为存储器单元的一部分的多个存储器单元的存储器单元的方法，所述存储器单元被分组为多个存储器单元组，其中每个存储器单元组与一个或多个局部位线相关联，所述一个或多个局部位线中的每一个经由包括PMOS晶体管的传输门可操作地连接到对应的全局位线。该方法包括通过将施加到对应的PMOS晶体管的栅极的栅极电压减小到足以允许PMOS晶体管导通的值来将一个或多个局部位线中的每一个连接到对应的全局位线，其中足以使PMOS晶体管导通的栅极电压的值是正电压或负电压。

2. 发明申请

WO2017149413A1 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2017149413A1
公开(公告)日：2017-09-08
申请号：PCT/IB2017/051021
申请日：2017-02-23
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： YAMAZAKI, Shunpei
IPC分类号： H01L29/786 , C23C14/08 , H01L21/363 , H01L21/8234 , H01L21/8242 , H01L27/088 , H01L27/108 , H01L27/146
CPC分类号： H01L27/1255 , G06F3/0619 , G06F3/065 , G06F3/0685 , G11C11/401 , G11C11/418 , G11C11/419 , H01L21/67196 , H01L21/67389 , H01L27/1225 , H01L27/14645 , H01L29/04 , H01L29/7869 , H01L29/78693
摘要： Provided is a novel semiconductor device. A switching element, specifically a transistor having a well potential structure is manufactured by utilizing a structure including at least a composite material in which a first region and a second region are stacked over a base like a superlattice. The thickness of each of the first region and the second region is greater than or equal to 0.5 nm and less than or equal to 5 nm. A band structure can be controlled by adjusting the number of stacks, which enables application to a variety of semiconductor elements.
摘要翻译：提供了一种新颖的半导体器件。开关元件，特别是具有势阱结构的晶体管是通过利用至少包括复合材料的结构来制造的，其中第一区域和第二区域像超晶格一样堆叠在基底之上。第一区域和第二区域中的每一个的厚度大于或等于0.5nm并且小于或等于5nm。带结构可以通过调整堆叠的数量来控制，这可以应用于各种半导体元件。

3. 发明申请

WO2016137685A3 READ-ASSIST CIRCUITS FOR MEMORY BIT CELLS EMPLOYING A P-TYPE FIELD-EFFECT TRANSISTOR (PFET) READ PORT(S), AND RELATED MEMORY SYSTEMS AND METHODS 审中-公开
标题翻译：用于使用P型场效应晶体管（PFET）读端口的存储器位单元的读辅助电路以及相关的存储器系统和方法
公开(公告)号：WO2016137685A3
公开(公告)日：2016-10-27
申请号：PCT/US2016016120
申请日：2016-02-02
申请人： QUALCOMM INC
发明人： ATALLAH FRANCOIS IBRAHIM , BOWMAN KEITH ALAN , HANSQUINE DAVID JOSEPH WINSTON , JEONG JIHOON , NGUYEN HOAN HUU
IPC分类号： G11C11/412 , G11C11/418 , H01L27/11
CPC分类号： G11C29/52 , G11C11/00 , G11C11/412 , G11C11/418 , G11C11/419 , H01L27/11 , H01L27/1104
摘要： Read-assist circuits for memory bit cells employing a P-type Field-Effect Transistor (PFET) read port(s) are disclosed. Related memory systems and methods are also disclosed. It has been observed that as node technology is scaled down in size, PFET drive current (i.e., drive strength) exceeds N-type FET (NFET) drive current for like-dimensioned FETs. In this regard, in one aspect, it is desired to provide memory bit cells having PFET read ports, as opposed to NFET read ports, to increase memory read times to the memory bit cells, and thus improve memory read performance. To mitigate or avoid a read disturb condition that could otherwise occur when reading the memory bit cell, read-assist circuits are provided for memory bit cells having PFET read ports.
摘要翻译：公开了采用P型场效应晶体管（PFET）读取端口的存储器位单元的读辅助电路。还公开了相关的存储器系统和方法。已经观察到，随着节点技术尺寸缩小，对于尺寸相似的FET，PFET驱动电流（即，驱动强度）超过N型FET（NFET）驱动电流。就此而言，在一个方面，期望提供具有PFET读取端口的存储器位单元，与NFET读取端口相反，以增加对存储器位单元的存储器读取时间，并因此提高存储器读取性能。为了减轻或避免在读取存储器位单元时可能发生的读取干扰状况，为具有PFET读取端口的存储器位单元提供读取辅助电路。

4. 发明申请

WO2016049599A1 WRITE ASSIST SRAM CIRCUITS AND METHODS OF OPERATION 审中-公开
标题翻译：写入辅助SRAM电路和操作方法
公开(公告)号：WO2016049599A1
公开(公告)日：2016-03-31
申请号：PCT/US2015/052497
申请日：2015-09-25
申请人： KILOPASS TECHNOLOGY, INC.
发明人： LUAN, Harry , BATEMAN, Bruce , AXELRAD, Valery , CHENG, Charlie , CHEVALLIER, Christophe
IPC分类号： G11C11/00 , G11C11/411 , G11C11/419 , G11C11/34 , G11C7/12
CPC分类号： G11C11/39 , G11C5/14 , G11C11/34 , G11C11/4113 , G11C11/416 , G11C11/418 , G11C11/419 , H01L21/8249 , H01L27/0623 , H01L27/0821 , H01L27/0826 , H01L27/1027 , H01L27/11 , H01L27/1104
摘要： A two-transistor memory cell based upon a thyristor for an SRAM integrated circuit is described together with methods of operation. The memory cell can be implemented in different combinations of MOS and bipolar select transistors, or without select transistors, with thyristors in a semiconductor substrate with shallow trench isolation. Standard CMOS process technology can be used to manufacture the SRAM.
摘要翻译：基于用于SRAM集成电路的晶闸管的双晶体管存储单元与操作方法一起被描述。存储器单元可以以具有浅沟槽隔离的半导体衬底中的晶闸管与MOS和双极选择晶体管的不同组合或不具有选择晶体管来实现。标准CMOS工艺技术可用于制造SRAM。

5. 发明申请

WO2015158305A1 CELL STRUCTURE OF RANDOM ACCESS MEMORY, RANDOM ACCESS MEMORY AND OPERATION METHODS 审中-公开
标题翻译：随机访问存储器的细胞结构，随机访问存储器和操作方法
公开(公告)号：WO2015158305A1
公开(公告)日：2015-10-22
申请号：PCT/CN2015/076891
申请日：2015-04-17
申请人： TSINGHUA UNIVERSITY , GRADUATE SCHOOL AT SHENZHEN, TSINGHUA UNIVERSITY
发明人： PAN, Liyang , HONG, Xinhong , WU, Dong
IPC分类号： G11C11/413
CPC分类号： G11C11/419 , G11C11/403 , G11C11/406 , G11C11/412 , G11C11/4125 , G11C11/418
摘要： The present disclosure provides a cell structure, a random access memory and operation methods. The cell structure with four transistors, including a first N-type transistor, a first P-type transistor, a second N-type transistor and a second P-type transistor, in which an absolute value of a threshold voltage of the first N-type transistor is greater than an absolute value of a threshold voltage of the second N-type transistor, and an absolute value of a threshold voltage of the first P-type transistor is greater than an absolute value of a threshold voltage of the second P-type transistor. The random access memory, including: two identical memory cell arrays including the cell structure with four transistors, a data write circuit and a data read circuit, by using Two Modular Redundancy harden method, and thus reading correctly and avoiding the mistake reversal caused by the single event upset effect.
摘要翻译：本公开提供了小区结构，随机存取存储器和操作方法。具有四个晶体管的单元结构，包括第一N型晶体管，第一P型晶体管，第二N型晶体管和第二P型晶体管，其中第一N型晶体管的阈值电压的绝对值，所述第一P型晶体管的阈值电压的绝对值大于所述第二P型晶体管的阈值电压的绝对值，并且所述第一P型晶体管的阈值电压的绝对值大于所述第二P型晶体管的阈值电压的绝对值，型晶体管。随机存取存储器包括：使用两个模块冗余硬化方法，包括具有四个晶体管的单元结构的两个相同的存储单元阵列，数据写入电路和数据读取电路，从而正确读取并避免由于单事件不安的效果。

6. 发明申请

WO2015157180A1 CONTAINER FOR STORING, MEASURING AND DISPENSING A LIQUID 审中-公开
标题翻译：用于储存，测量和分配液体的容器
公开(公告)号：WO2015157180A1
公开(公告)日：2015-10-15
申请号：PCT/US2015/024529
申请日：2015-04-06
申请人： KATZ, Victor
发明人： KATZ, Victor
IPC分类号： G01F11/00 , B65D83/76
CPC分类号： G11C29/76 , G11C7/24 , G11C11/408 , G11C11/4087 , G11C11/418 , G11C17/16 , G11C17/18 , G11C29/04 , G11C29/70 , G11C29/789 , G11C29/806 , G11C29/838 , G11C2029/4402
摘要： A cylindrical, liquid storage container (2) also having liquid measuring and dispensing capabilities includes: (a) a two-part, rotatable, threaded rod (12) mounted on the cylinder's longitudinal axis, (b) a disc diaphragm (20) whose outer rim surface is proximate the cylinder's inner surface (2a) and whose inner surface cooperates with the rotation of the threaded rod to move the disc to a height in the cylinder such that the volume of liquid beneath it is that which is to be dispensed, (c) a coronal plane post (14) which is slidably mounted to move up and down between the rod's two parts; from its bottom end extends a hollow tube (22) whose distal end passes through a liquid dispensing orifice (10) in the cylinder's bottom end, and (d) a thumb trigger (26) attached to the container's lid (4) and configured to raise the coronal plane post and a stopper (24) attached to it's hollow tube so as to temporarily lock the diaphragm's rim surface to the cylinder's inner surface and allow the volume of liquid below the diaphragm to be dispensed.
摘要翻译：还具有液体测量和分配能力的圆柱形液体储存容器（2）包括：（a）安装在气缸的纵向轴线上的两部分可旋转的螺纹杆（12），（b）盘形隔膜（20）外缘表面靠近气缸的内表面（2a），并且其内表面与螺杆的旋转配合以将盘移动到气缸中的高度，使得其下方的液体体积为待分配的液体体积，（c）可滑动地安装以在杆的两个部分之间上下移动的冠状平面立柱（14）; 从其底端延伸出一个中空管（22），其远端通过气缸底端的液体分配孔（10），和（d）附接到容器盖（4）上的拇指触发器（26）升起冠状平面立柱和安装在其中空管上的止动器（24），以便临时将隔膜的边缘表面锁定到气缸的内表面，并允许分配在隔膜下方的液体体积。

7. 发明申请

WO2015156905A1 SOFT POST PACKAGE REPAIR OF MEMORY DEVICES 审中-公开
标题翻译：软件包修复内存设备
公开(公告)号：WO2015156905A1
公开(公告)日：2015-10-15
申请号：PCT/US2015/015481
申请日：2015-02-11
申请人： MICRON TECHNOLOGY, INC.
发明人： WILSON, Alan, J. , WRIGHT, Jeffrey
IPC分类号： G11C29/04 , G11C8/08
CPC分类号： G11C29/76 , G11C7/24 , G11C11/408 , G11C11/4087 , G11C11/418 , G11C17/16 , G11C17/18 , G11C29/04 , G11C29/70 , G11C29/789 , G11C29/806 , G11C29/838 , G11C2029/4402
摘要： Apparatus and methods for soft post package repair are disclosed. One such apparatus can include memory cells in a package, volatile memory configured to store defective address data responsive to entering a soft post-package repair mode, a match logic circuit and a decoder. The match logic circuit can generate a match signal indicating whether address data corresponding to an address to be accessed matches the defective address data stored in the volatile memory. The decoder can select a first group of the memory cells to be accessed instead of a second group of the memory cells responsive to the match signal indicating that the address data corresponding to the address to be accessed matches the defective address data stored in the volatile memory. The second group of the memory cells can correspond to a replacement address associated with other defective address data stored in non-volatile memory of the apparatus.
摘要翻译：公开了软包装修复的装置和方法。一种这样的设备可以包括封装中的存储器单元，易失性存储器被配置为响应于进入软件后封装修复模式，匹配逻辑电路和解码器而存储有缺陷的地址数据。匹配逻辑电路可以产生指示与要访问的地址相对应的地址数据是否与存储在易失性存储器中的缺陷地址数据相匹配的匹配信号。解码器可以响应于匹配信号来选择要访问的存储器单元的第一组而不是第二组，所述匹配信号指示对应于要访问的地址的地址数据与存储在易失性存储器中的缺陷地址数据相匹配。存储器单元的第二组可对应于与存储在该装置的非易失性存储器中的其他缺陷地址数据相关联的替换地址。

8. 发明申请

WO2015086845A1 SYSTEME D'ECRITURE DE DONNEES DANS UNE MÉMOIRE 审中-公开
标题翻译：在记忆体中写入数据的系统
公开(公告)号：WO2015086845A1
公开(公告)日：2015-06-18
申请号：PCT/EP2014/077651
申请日：2014-12-12
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
发明人： HARRAND, Michel
IPC分类号： G11C7/10 , G06F11/10 , G11C8/16 , G11C13/00
CPC分类号： G11C13/0069 , G06F11/1048 , G06F11/1068 , G11C7/1021 , G11C7/1075 , G11C8/10 , G11C8/12 , G11C8/16 , G11C11/418 , G11C11/419 , G11C13/0023 , G11C13/004 , G11C13/0064 , G11C14/009 , G11C16/10 , G11C29/52 , G11C2013/0076 , G11C2013/0085
摘要： L'invention concerne un système (100) comportant : une première mémoire (101) comportant plusieurs portions (Si) d'une ou plusieurs pages (Pi,j) chacune, cette mémoire (101) comportant des premier (PTR) et deuxième (PTW) ports permettant d'accéder en même temps, respectivement en lecture et en écriture, à deux pages (Pi,j) de portions (Si) distinctes de la mémoire (101); et un circuit de contrôle (103) adapté à effectuer des opérations d'écriture dans des pages (Pi,j) de la mémoire (101), chaque opération d'écriture dans une page (Pi,j) de la mémoire (101) nécessitant une étape de lecture d'une ancienne donnée dans cette page (Pi,j) via le premier port (PTR), et comportant une étape d'écriture d'une nouvelle donnée dans cette page (Pi,j) via le deuxième port (PTW) en tenant compte de l'ancienne donnée.
摘要翻译：本发明涉及一种系统（100），包括：第一存储器（101），包括一个或多个页面（Pi，j）的几个部分（Si），所述存储器（101）包括第一（PTR）和第二（PTW）分别同时访问存储器（101）的部分（Si）的两个不同页面（Pi，j）的读取和写入的端口; 以及能够对存储器（101）的页面（Pi，j）执行写入操作的控制电路（103），每次对存储器（101）的页面（Pi，j）进行写入操作，该页面（Pi，j）需要读取步骤通过第一端口（PTR）在所述页面（Pi，j）上的原始数据，并且包括经由第二端口（PTW）的新数据到页面（Pi，j）的写入步骤，考虑到前一个数据。

9. 发明申请

WO2013040066A1 ADAPTIVE READ WORDLINE VOLTAGE BOOSTING APPARATUS AND METHOD FOR MULTI-PORT SRAM 审中-公开
标题翻译：适用于多端口SRAM的WORDLINE电压升压装置和方法
公开(公告)号：WO2013040066A1
公开(公告)日：2013-03-21
申请号：PCT/US2012/054907
申请日：2012-09-12
申请人： QUALCOMM INCORPORATED , GARG, Manish , PHAN, Michael ThaiThanh , HOFF, David Paul , NGUYEN, Quan
发明人： GARG, Manish , PHAN, Michael ThaiThanh , HOFF, David Paul , NGUYEN, Quan
IPC分类号： G11C11/419 , G11C8/08 , G11C11/418
CPC分类号： G11C11/419 , G11C8/08 , G11C11/418
摘要： Embodiments of the invention are directed to systems and methods for adaptively boosting the supply voltage to an SRAM (Static Random Access Memory) (104) in response to process-voltage-temperature variations when needed. Embodiments include a critical path (114) that simulates a typical memory cell (104) and read-out circuit (102) in the SRAM. Applying a trigger signal to a word-line input port (123) of the critical path, and comparing the output (125) of the critical path to a reference-latch signal (127), provides an indication of when to boost the supply voltage to the read-out circuits of the SRAM.
摘要翻译：本发明的实施例涉及用于在需要时响应于过程电压 - 温度变化自适应地将SRAM的电源电压升高到SRAM（静态随机存取存储器）（104）的系统和方法。实施例包括模拟SRAM中的典型存储单元（104）和读出电路（102）的关键路径（114）。将触发信号施加到关键路径的字线输入端口（123），并将关键路径的输出（125）与参考锁存信号（127）进行比较，提供何时升压电源电压的指示到SRAM的读出电路。

10. 发明申请

WO2012122521A2 MEMORY CELL SYSTEM AND METHOD 审中-公开
标题翻译：存储器单元系统和方法
公开(公告)号：WO2012122521A2
公开(公告)日：2012-09-13
申请号：PCT/US2012/028599
申请日：2012-03-09
申请人： SHEPPARD, Douglas, P.
发明人： SHEPPARD, Douglas, P.
IPC分类号： G11C7/10 , G11C7/06
CPC分类号： G11C11/412 , G11C7/00 , G11C7/06 , G11C7/08 , G11C7/10 , G11C8/14 , G11C11/418
摘要： A memory cell system/method incorporating reduced transistor counts and/or improved design-for-manufacturability (DFM) is disclosed. The system/method incorporates cross-coupled feedthru (3410) / feedback (3420) amplifiers to implement memory cell state memory, wherein the feedback amplifier incorporates a multi-state output drive capability (3423) allowing the memory cell to be read/written using only one access device (3430) connected to the output (3412) of the feedthru (3410) amplifier. The multi-state output drive capability (3423) modulates the feedback amplifier (3420) drive strength to enable reading/writing of the feedthru amplifier (3410) state with greatly reduced memory cell input fan-in requirements. The invention anticipates replacement of traditional DP/8T/6T/4T memory cell structures with corresponding 6T/6T/5T/3T memory cell configurations, resulting in a 16% - 25% transistor reduction depending on memory array application context.
摘要翻译：公开了结合减少的晶体管计数和/或改进的可制造性设计（DFM）的存储器单元系统/方法。该系统/方法包含交叉耦合馈通（3410）/反馈（3420）放大器以实现存储器单元状态存储器，其中反馈放大器包含允许使用多状态输出驱动能力（3423）只有一个接入装置（3430）连接到馈通（3410）放大器的输出（3412）。多状态输出驱动能力（3423）调制反馈放大器（3420）的驱动强度，以使得能够读取/写入馈通放大器（3410）状态，同时大大降低存储器单元输入扇入要求。本发明预期用相应的6T / 6T / 5T / 3T存储器单元配置取代传统的DP / 8T / 6T / 4T存储器单元结构，根据存储器阵列应用上下文，导致晶体管减少16％-25％。

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