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1. 发明申请

WO2019050848A1 BI-STABLE STATIC RANDOM ACCESS MEMORY (SRAM) BIT CELLS FORMED FROM III-V COMPOUNDS AND CONFIGURED TO ACHIEVE HIGHER OPERATING SPEEDS 审中-公开
公开(公告)号：WO2019050848A1
公开(公告)日：2019-03-14
申请号：PCT/US2018/049371
申请日：2018-09-04
申请人： QUALCOMM INCORPORATED
发明人： TAO, Gengming , LI, Xia , YANG, Bin
IPC分类号： H01L27/108 , H01L27/102 , G11C11/411 , H01L27/11 , H01L29/78
CPC分类号： H01L27/1104 , G11C11/4113 , G11C11/412 , G11C11/419 , H01L21/02543 , H01L21/02546 , H01L21/02634 , H01L27/0605 , H01L27/0705 , H01L27/1025 , H01L27/10802 , H01L27/11 , H01L29/0817 , H01L29/0821 , H01L29/0847 , H01L29/1004 , H01L29/1033 , H01L29/1095 , H01L29/20 , H01L29/205 , H01L29/41708 , H01L29/66318 , H01L29/66462 , H01L29/66522 , H01L29/7371 , H01L29/7841
摘要： Bi-stable static random access memory (SRAM) bit cells formed from III- V compounds and configured to achieve higher operating speeds are disclosed. In one aspect, a bi-stable SRAM bit cell includes substrate (202), a first well layer (204) formed over substrate from a III- V compound doped with a first type material, and a second well layer (206) formed over the first well layer (204) from a lll-V compound doped with a second type material. A channel layer (208) is formed over the second well layer (206) from a lll-V compound doped with the first type material. Source and drain regions (210, 214) are formed over the channel layer (208) from a lll-V compound doped with the first type material, and a gate region (224) is formed over the channel layer (208). Bipolar junction transistors (BJTs, 228(1) and 228(2)) are formed such that a data value can be stored in second well layer (206). A collector tap electrode (CL) is configured to provide access to collector of each BJT for reading or writing data.

2. 发明申请

WO2018140842A2 INSULATE GATE HYBRID MODE TRANSISTOR 审中-公开
公开(公告)号：WO2018140842A2
公开(公告)日：2018-08-02
申请号：PCT/US2018/015626
申请日：2018-01-28
申请人： WU, Hongjian
发明人： WU, Hongjian
IPC分类号： H01L27/118
CPC分类号： H01L29/7397 , H01L29/1095 , H01L29/407 , H01L29/47 , H01L29/66348
摘要： Insulate Gate Hybrid Mode Transistor (IGHMT) includes a substrate of the first conductivity type having a high doping top layer of the same conductivity type on its first surface; a PN junction formed by a second conductivity type bottom layer provided on the second surface of the substrate; plurality of trenches that penetrate the surface of high doping top layer and extend a pre-determined depth into substrate separated by the mesas having parallel sides. In one side of the mesa the sidewall Schottky junction is formed on the upper portion of the first trench while in the opposite side of the mesa the MOS control electrode is formed in the second trench. The Cathode electrode electrically connect Schottky junction in the first trench and high doping top layer. The Anode electrode electrically connects the surface of the bottom layer.

3. 发明申请

WO2018098347A1 METHOD OF FORMING A VERTICAL FIELD EFFECT TRANSISTOR WITH FRONT-SIDE SOURCE AND DRAIN CONTACTS 审中-公开
公开(公告)号：WO2018098347A1
公开(公告)日：2018-05-31
申请号：PCT/US2017/063104
申请日：2017-11-22
申请人： MICROCHIP TECHNOLOGY INCORPORATED
发明人： DIX, Gregory , SHUMATE, Jina , PETERSON, Eric , NAYAK, Rajesh
IPC分类号： H01L29/66 , H01L29/417 , H01L29/78 , H01L29/423
CPC分类号： H01L29/7809 , H01L29/0696 , H01L29/1095 , H01L29/41766 , H01L29/4236 , H01L29/66666 , H01L29/66734 , H01L29/7813 , H01L29/7828
摘要： A method is provided for forming a trench-based semiconductor devices, e.g., trench FETs, having front-side drain contacts. The method may include forming an epitaxy region, forming a poly gate trench in the epitaxy region, forming a drain contact trench through the poly gate trench and extending below the poly gate trench, forming a poly gate in the poly gate trench, forming a front-side drain contact in the drain contact trench, and forming a source region in the epitaxy region adjacent the poly gate. The device may define a drift region from the poly gate/lower source region surface intersection to the front-side drain contact. The drift region may be located within the epitaxy layer, without extending into an underlying substrate or transition layer. The front-side drain contact depth may be selected to influence the device breakdown voltage. The front-side drain contacts may allow flip-chip mounting of the IC structure.

4. 发明申请

WO2017187670A1 半導体装置および電力変換装置审中-公开
标题翻译：半导体器件和功率转换器件
公开(公告)号：WO2017187670A1
公开(公告)日：2017-11-02
申请号：PCT/JP2017/001444
申请日：2017-01-18
申请人：三菱電機株式会社
发明人：足立　亘平 , 菅原　勝俊 , 福井　裕 , 田中　梨菜 , 小西　和也
IPC分类号： H01L29/78 , H01L29/12
CPC分类号： H01L29/0623 , H01L29/1095 , H01L29/12 , H01L29/78 , H01L29/7813 , H02M1/08 , H02M7/53871 , H02P27/08
摘要：本発明は、トレンチゲートを有する半導体装置において、第１導電型の半導体層に設けられたトレンチの底部に接する第２導電型のトレンチ底部保護層と、隣り合うトレンチ底部保護層間に設けられた第１導電型の空乏化抑制層を備え、空乏化抑制層は、隣り合うトレンチ底部保護層までの水平方向の距離が等しい中間点を含み、トレンチおよびトレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は半導体層よりも高く設定される。
摘要翻译：
本发明的目的是提供一种具有沟槽栅的半导体装置，以及与所述第一导电型，相邻的沟槽的半导体层中提供的沟槽的底部接触的第二导电类型的沟槽底部保护层包括：在所述底部保护层提供第一导电型耗尽抑制层，耗尽抑制层由相邻沟槽中的沟槽底部保护层和所述沟槽底部的保护层在水平方向上相等的中点的距离并且其杂质浓度设定为高于半导体层的杂质浓度。

5. 发明申请

WO2017176457A1 DEVICES WITH AN EMBEDDED ZENER DIODE 审中-公开
标题翻译：具有嵌入式齐纳二极管的器件
公开(公告)号：WO2017176457A1
公开(公告)日：2017-10-12
申请号：PCT/US2017/023718
申请日：2017-03-23
申请人： ALLEGRO MICROSYSTEMS, LLC
发明人： KUO, Chung, C. , KLEBANOV, Maxim
IPC分类号： H01L29/866 , H01L29/87 , H01L29/78 , H01L29/739
CPC分类号： H01L27/0259 , H01L27/0255 , H01L27/0262 , H01L27/0266 , H01L29/0649 , H01L29/1095 , H01L29/42368 , H01L29/7393 , H01L29/7412 , H01L29/7436 , H01L29/7821 , H01L29/861 , H01L29/866 , H01L29/87
摘要： In one aspect, a silicon-controlled rectifier (SCR) includes a Zener diode embedded in the SCR. In another aspect, a laterally diffused metal oxide semiconductor (LDMOS) includes a Zener diode embedded in the LDMOS. In a further aspect, a lateral insulated-gate bipolar transistor (IGBT) includes a Zener diode embedded in the IGBT.
摘要翻译：在一个方面，可控硅整流器（SCR）包括嵌入在SCR中的齐纳二极管。另一方面，横向扩散金属氧化物半导体（LDMOS）包括嵌入在LDMOS中的齐纳二极管。在另一方面，横向绝缘栅双极晶体管（IGBT）包括嵌入在IGBT中的齐纳二极管。

6. 发明申请

WO2017145211A1 SEMICONDUCTOR SWITCHING ELEMENT 审中-公开
标题翻译：半导体开关元件
公开(公告)号：WO2017145211A1
公开(公告)日：2017-08-31
申请号：PCT/JP2016/005222
申请日：2016-12-26
申请人： TOYOTA JIDOSHA KABUSHIKI KAISHA , DENSO CORPORATION
发明人： SAITO, Jun , AOI, Sachiko , URAKAMI, Yasushi
IPC分类号： H01L29/78 , H01L29/739 , H01L29/06
CPC分类号： H01L29/7813 , H01L21/047 , H01L21/26586 , H01L29/0623 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/66734 , H01L29/7397
摘要： A trench gate semiconductor switching element is provided. The semiconductor substrate of ths element includes a second conductivity type bottom region in contact with the gate insulation layer at a bottom surface of the trench, and a first conductivity type second semiconductor region extending from a position in contact with a lower surface of the body region to a position in contact with a lower surface of the bottom region. The bottom region includes a first bottom region in contact with the gate insulation layer in a first range of the bottom surface positioned at an end in a long direction of the trench and extending from the bottom surface to a first position; and a second bottom region in contact with the gate insulation layer in a second range adjacent to the first range and extending from the bottom surface to a second position lower than the first position.
摘要翻译：提供沟槽栅极半导体开关元件。该元件的半导体衬底包括在沟槽的底表面处与栅极绝缘层接触的第二导电类型底部区域和从与主体区域的下表面接触的位置延伸的第一导电类型第二半导体区域到与底部区域的下表面接触的位置。所述底部区域包括第一底部区域和第二底部区域，所述第一底部区域在所述底表面的第一范围中与所述栅极绝缘层接触，所述第一底部表面位于所述沟槽的长度方向上的端部处并且从所述底表面延伸到第一位置; 以及第二底部区域，所述第二底部区域在与所述第一范围相邻的第二范围内与所述栅极绝缘层接触，并且从所述底面延伸到低于所述第一位置的第二位置。

7. 发明申请

WO2017125827A1 QUASI-LATERAL DIFFUSION TRANSISTOR WITH DIAGONAL CURRENT FLOW DIRECTION 审中-公开
标题翻译：具有对角线电流方向的准横向扩散晶体管
公开(公告)号：WO2017125827A1
公开(公告)日：2017-07-27
申请号：PCT/IB2017/050097
申请日：2017-01-10
申请人： SILANNA ASIA PTE LTD
发明人： MOLIN, Stuart B. , IMTHURN, George
IPC分类号： H01L29/417 , H01L29/78 , H01L29/786 , H01L29/08 , H01L29/40 , H01L21/336
CPC分类号： H01L23/552 , H01L21/76895 , H01L23/528 , H01L29/0649 , H01L29/0865 , H01L29/0882 , H01L29/1095 , H01L29/402 , H01L29/4175 , H01L29/45 , H01L29/66681 , H01L29/66696 , H01L29/7816 , H01L29/7824 , H01L29/78624
摘要： A quasi-lateral diffusion transistor is formed in a semiconductor-on-insulator (SOI) wafer by forming a gate region, a body region, a drift region, and a source region and bonding a handle wafer to the SOI wafer at a first side (e.g., top side) of the SOI wafer; and removing a semiconductor substrate of the SOI wafer, forming a hole in a buried insulator layer of the SOI wafer, and forming a drain region for the transistor at a second side (e.g., bottom side) of the SOI wafer. The body region and the drift region physically contact the buried insulator layer. The drain region is formed in a bottom portion of the drift region exposed by the hole and is laterally offset from the source region. In operation of the quasi-lateral diffusion transistor, a current flow direction through the semiconductor layer is diagonal between the source region and the drain region.
摘要翻译：通过形成栅极区域，体区域，漂移区域和源极区域并且将操作晶片接合到绝缘体上硅（SOI）晶片，从而形成准横向扩散晶体管到SOI晶片的第一侧（例如，顶侧）的SOI晶片; 以及去除SOI晶片的半导体衬底，在SOI晶片的掩埋绝缘层中形成孔，以及在SOI晶片的第二侧（例如底侧）形成用于晶体管的漏极区。体区和漂移区物理接触掩埋绝缘体层。漏极区形成在由孔暴露的漂移区的底部中，并且从源极区横向偏移。在准横向扩散晶体管的操作中，穿过半导体层的电流方向在源极区和漏极区之间是对角的。

8. 发明申请

WO2017064949A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和制造半导体器件的方法
公开(公告)号：WO2017064949A1
公开(公告)日：2017-04-20
申请号：PCT/JP2016/076419
申请日：2016-09-08
申请人：富士電機株式会社 , 国立研究開発法人産業技術総合研究所
发明人：木下　明将 , 原田　信介 , 田中　保宣
IPC分类号： H01L29/78 , H01L29/06 , H01L29/12
CPC分类号： H01L29/7813 , H01L21/02378 , H01L21/02529 , H01L21/02634 , H01L21/0274 , H01L21/0465 , H01L21/0475 , H01L21/0485 , H01L21/049 , H01L29/06 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/167 , H01L29/36 , H01L29/41741 , H01L29/4236 , H01L29/45 , H01L29/66068 , H01L29/66734 , H01L29/78
摘要：炭化珪素半導体基体の第１主面側には、トレンチ（１６）が形成され、第２導電型の第２ベース領域（４）は、トレンチ（１６）と深さ方向に対向する位置に配置され、第２導電型の第２ベース領域（４）のドレイン電極（１３）側端部、および、第２導電型の第１ベース領域（３）のドレイン電極（１３）側端部は、第１導電型の領域（５）のドレイン電極（１３）側端部のよりも深い位置に達する。このようにすることで、トレンチ底部のゲート絶縁膜の電界強度を緩和させ、活性部の耐電圧を抑えることにより耐圧構造部の耐電圧設計を容易にすることができる。また、このような半導体装置を、簡易な製造方法で形成することができる。
摘要翻译：的第一主表面侧上的
碳化硅半导体衬底上形成沟槽（16），第二导电型的第二基极区域（4）具有一深度沟槽（16）被设置在相对的方向上的位置，所述漏电极的第二导电类型（4）的所述第二基极区域（13）的侧端部，以及第二导电类型（3）的第一基极区域的漏极电极（13 ）端部到达的位置比漏极电极的第一导电型区域（5（13）的侧端部）较深。以这种方式，以减少沟槽底部的栅极绝缘膜的电场强度，能够通过抑制活性部分的耐受电压，以便于耐压结构部分的耐受电压的设计。另外，这种半导体器件可以通过简单的制造方法形成。

9. 发明申请

WO2017047284A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2017047284A1
公开(公告)日：2017-03-23
申请号：PCT/JP2016/073367
申请日：2016-08-08
申请人：富士電機株式会社
发明人：星　保幸 , 原田　祐一 , 椎木　崇
IPC分类号： H01L29/78 , H01L21/336 , H01L23/48 , H01L29/12
CPC分类号： H01L29/408 , H01L21/0465 , H01L21/0485 , H01L23/48 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/417 , H01L29/66068 , H01L29/7395 , H01L29/7811
摘要：半導体装置の、ゲート電極（７）とソース電極（８）を電気的に絶縁する層間絶縁膜（１３）は、ＢＰＳＧ膜（１００）、ＮＳＧ膜（１０１）が順に積層された構造を有する。また、層間絶縁膜（１３）は、ＢＰＳＧ膜（１００）、ＮＳＧ膜（１０１）、ＳｉＮ膜（１０２）が順に積層された構造を有する、または、ＢＰＳＧ膜（１００）、ＳｉＮ膜（１０２）、ＮＳＧ膜（１０１）が順に積層された構造を有する。このようにすることで、ピン状電極を半田で接合した半導体装置の信頼性を向上させることができる。
摘要翻译：在半导体装置中使栅电极（7）和源电极（8）彼此电绝缘的层间绝缘膜（13）具有层叠BPSG膜（100）和NSG膜（101）的结构按照规定。此外，层间绝缘膜（13）具有按照所述顺序层叠BPSG膜（100），NSG膜（101）和SiN膜（102）的结构，或者将BPSG 膜（100），SiN膜（102）和NSG膜（101）按照顺序层叠。通过采用这种结构，能够提高通过焊料对pin状电极进行接合的半导体装置的可靠性。

10. 发明申请

WO2017047283A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2017047283A1
公开(公告)日：2017-03-23
申请号：PCT/JP2016/073366
申请日：2016-08-08
申请人：富士電機株式会社
发明人：星　保幸 , 原田　祐一 , 椎木　崇
IPC分类号： H01L29/78 , H01L21/336 , H01L23/48 , H01L29/12
CPC分类号： H01L29/1608 , H01L21/0465 , H01L21/0485 , H01L23/48 , H01L29/0696 , H01L29/1095 , H01L29/417 , H01L29/41741 , H01L29/51 , H01L29/66068 , H01L29/7395 , H01L29/78 , H01L29/7802
摘要：半導体装置は、ソース電極（８）と、ソース電極（８）上に保護膜（１５）と、ソース電極（８）上に保護膜（１５）が設けられていない部分にめっき膜（１６）と、を備え、めっき膜（１６）と保護膜（１５）とソース電極（８）がお互いに接する３重点部分の直下にチャネルが設けられていない。また、半導体装置は、めっき膜（１６）と保護膜（１５）とソース電極（８）がお互いに接する３重点部分の直下に第２の第１導電型領域（４）が設けられていない。このようにすることで、ピン状電極を半田で接合した半導体装置の信頼性を向上させることができる。
摘要翻译：半导体器件设置有源电极（8），设置在源电极（8）上的保护膜（15）和源电极（8）部分上的镀膜（16），保护膜（15）不直接设置在镀膜（16），保护膜（15）和源电极（8）彼此接触的三点部分的正下方。另外，在镀膜（16），保护膜（15）和源电极（8）接触的三点部分的正下方的半导体器件也不设置第二第一导电型区域（4）彼此。这种结构使得可以提高通过焊料将pin形电极接合的半导体器件的可靠性。

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