专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2015134632A1 METAL REPLACEMENT PROCESS FOR LOW RESISTANCE SOURCE CONTACTS IN 3D NAND 审中-公开
标题翻译：金属替代流程中的低电阻源联系在3D NAND
公开(公告)号：WO2015134632A1
公开(公告)日：2015-09-11
申请号：PCT/US2015/018774
申请日：2015-03-04
申请人： SANDISK TECHNOLOGIES INC.
发明人： BAENNINGER, Matthias , ALSMEIER, Johann , MATSUDAIRA, Akira , PACHAMUTHU, Jayavel
IPC分类号： H01L27/115
CPC分类号： H01L21/28282 , H01L21/02587 , H01L21/2251 , H01L21/306 , H01L21/31111 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L29/66666 , H01L29/66833
摘要： A fabrication process is provided for a 3D stacked non-volatile memory device which provides a source contact to memory holes at a bottom of a stack. The stack includes alternating control gate layers and dielectric layers on a substrate, and memory holes are etched through the stack. The process avoids the need to etch through films at the bottom of the memory hole. Instead, a path is formed from the bottom of the memory hole to the top of the stack. The path includes a horizontal portion using a voided trench in a substrate dielectric, and a passageway etched in the stack. The memory films, a channel material and a dielectric material are deposited throughout the interior surfaces of the void and the memory holes concurrently. The path is filled with metal to form a continuous, low resistance conductive path.
摘要翻译：为3D堆叠的非易失性存储器件提供制造工艺，其提供源极接触到堆叠底部的存储器孔。堆叠包括在衬底上的交替的控制栅极层和介电层，并且通过堆叠蚀刻存储器孔。该过程避免了在存储器孔的底部蚀刻通过膜的需要。相反，从存储孔的底部到堆叠的顶部形成路径。路径包括使用衬底电介质中的空隙沟槽的水平部分和在堆叠中蚀刻的通道。记忆膜，通道材料和电介质材料同时沉积在空隙和存储孔的整个内表面中。该路径被填充金属以形成连续的低电阻导电路径。

2. 发明申请

WO2006041069A1 アニールウェーハの製造方法及びアニールウェーハ审中-公开
标题翻译：退火波形制造方法和退火波形
公开(公告)号：WO2006041069A1
公开(公告)日：2006-04-20
申请号：PCT/JP2005/018746
申请日：2005-10-12
申请人：信越半導体株式会社 , 名古屋孝俊
发明人：名古屋孝俊
IPC分类号： H01L21/324 , H01L21/22
CPC分类号： H01L21/67757 , H01L21/2251 , H01L21/324
摘要：　本発明は、アニールウェーハを製造する方法であって、少なくとも、半導体ウェーハを載置したボートを炉心管内に挿入する際に、不活性ガスを炉内に導入しつつボートを挿入し、製品となる半導体ウェーハの全てが均熱部に到達した後、半導体ウェーハを載置したボートの挿入速度を減速及び／又は一時停止して炉心管とシャッターとの隙間を所定時間維持し、その後、炉心管をシャッターにより閉塞することを特徴とするアニールウェーハの製造方法を提供する。これにより、熱処理中に、ウェーハが導電性不純物により汚染されて、熱処理前後でウェーハの比抵抗が変化するのをより確実に防止することが可能なアニールウェーハの製造方法を提供できる。
摘要翻译：在退火的晶片制造方法中，将放置有半导体晶片的舟皿插入炉芯管中，同时将惰性气体引入炉中，并且在产品的所有半导体晶片到达均热部分之后，插入速度放置半导体晶片的船减少和/或暂时停止，以在炉芯管和闸板之间保持规定时间的空间，然后，炉芯管被闸板关闭。因此，更可靠地防止了由于在热处理期间由导电杂质导致的晶片污染导致的热处理之前和之后的晶片的电阻率的变化。

3. 发明申请

WO2015114482A1 SEMICONDUCTOR DEVICE INCLUDING SUPERLATTICE SIGE/SI FIN STRUCTURE 审中-公开
标题翻译：半导体器件，包括超声波信号/晶体结构
公开(公告)号：WO2015114482A1
公开(公告)日：2015-08-06
申请号：PCT/IB2015/050335
申请日：2015-01-16
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , IBM (CHINA) INVESTMENT COMPANY LIMITED
发明人： CHUN-CHEN, Yeh , VEERARAGHAVAN, Basker , YAMASHITA, Tenko
IPC分类号： H01L21/31
CPC分类号： H01L29/158 , H01L21/02532 , H01L21/02667 , H01L21/2251 , H01L29/1054 , H01L29/165 , H01L29/495 , H01L29/4966 , H01L29/4983 , H01L29/517 , H01L29/66545 , H01L29/66795 , H01L29/785
摘要： A semiconductor device (100) includes a semiconductor-on-insulator substrate (102) having an insulator layer (104), and at least one silicon germanium (SiGe) fin (122) having a superlattice structure. The SiGe fin (122) is formed on an upper surface of the insulator layer (104). A gate stack (108) is formed on an upper surface of the at least one silicon germanium fin (122). The gate stack (108) includes first and second opposing spacers (116) defining a gate length (1 GATE) therebetween. First and second epitaxial source/ drain structures (124, 126) are formed on the insulator layer (104). The first and second epitaxial source/drain structures (124, 126) extend beneath the spacers (116) to define a silicon germanium gate channel (132) beneath the gate stack (108).
摘要翻译：半导体器件（100）包括具有绝缘体层（104）的绝缘体上半导体衬底（102）和具有超晶格结构的至少一个硅锗（SiGe）鳍（122）。 SiGe翅片（122）形成在绝缘体层（104）的上表面上。在所述至少一个硅锗翅片（122）的上表面上形成栅极叠层（108）。栅极堆叠（108）包括在其间限定栅极长度（1GATE）的第一和第二相对间隔物（116）。第一和第二外延源极/漏极结构（124,126）形成在绝缘体层（104）上。第一和第二外延源极/漏极结构（124,126）在间隔物（116）的下方延伸，以在栅极堆叠（108）下面限定硅锗栅极通道（132）。

4. 发明申请

WO2015068226A1 ＳＧＴを有する半導体装置と、その製造方法审中-公开
标题翻译：具有SGT的半导体器件和制造半导体器件的方法
公开(公告)号：WO2015068226A1
公开(公告)日：2015-05-14
申请号：PCT/JP2013/080009
申请日：2013-11-06
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 原田望
发明人：舛岡　富士雄 , 原田　望
IPC分类号： H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC分类号： H01L21/324 , H01L21/2251 , H01L21/2257 , H01L21/28531 , H01L21/31111 , H01L21/31144 , H01L21/8221 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823871 , H01L21/823885 , H01L23/5226 , H01L23/53271 , H01L27/0688 , H01L27/092 , H01L27/11582 , H01L29/0847 , H01L29/41741 , H01L29/42392 , H01L29/66666 , H01L29/78618 , H01L29/78642 , H01L29/78696 , H01L29/788 , H01L29/792
摘要：　半導体装置の製造方法は、半導体基板（１）上に位置する半導体柱（６）にＳＧＴを形成し、半導体柱（６）の中央部に存在する不純物領域（２ａ、３ｂ）又はゲート導体層（１０ｄ）の側面に接するように配線半導体層（１５、２２）を形成する。配線半導体層（１５、２２）の側面に形成された第１の合金層（１９ａ、２３ａ）が、不純物領域（２ｂ、３ｂ）及びゲート導体層（１０ｄ）と直接的に繋がり、配線半導体層（１５、２２）の上面及び側面に形成された第２の合金層（１９ｂ、２３ｂ）の上面上に形成されたコンタクトホール（２８ｃ、２８ａ）を介して出力配線金属層（Ｖｏｕｔ）に接続されている。
摘要翻译：在该半导体装置的制造方法中，在位于半导体基板（1）的顶部的半导体柱（6）上形成SGT，形成布线半导体层（15,22）存在于半导体柱（6）中间的栅极导体层（10d）或杂质区（2b，3b）。形成在布线半导体层（15,22）的侧面上的第一合金层（19a，23a）直接与杂质区域（2b，3b）和栅极导体层（10d）连接，并与输出布线金属通过形成在布线半导体层（15,22）的顶表面和侧表面上的第二合金层（19b，23b）的顶表面中的接触孔（28c，28a）形成层（Vout）。

5. 发明申请

WO2013069672A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及其半导体器件的制造方法
公开(公告)号：WO2013069672A1
公开(公告)日：2013-05-16
申请号：PCT/JP2012/078816
申请日：2012-11-07
申请人：シャープ株式会社 , 舩越康志
发明人：舩越　康志
IPC分类号： H01L21/22 , H01L31/04
CPC分类号： H01L23/544 , B24B27/0633 , B28D5/045 , H01L21/2251 , H01L21/2254 , H01L21/304 , H01L21/78 , H01L29/0657 , H01L29/34 , H01L29/36 , H01L31/022441 , H01L31/0682 , H01L31/18 , H01L31/1804 , H01L2223/54473 , H01L2924/0002 , Y02E10/547 , Y02P70/521 , H01L2924/00 , H01L2924/40
摘要：　半導体基板の表面には砥粒痕が形成されており、ドーパント拡散領域が砥粒痕の伸長方向と為す角度が－５°～＋５°の範囲内に含まれる方向に伸長する部分を有し、ドーパント拡散領域は、半導体基板の一方の表面に設置されたドーピングペーストからドーパントを拡散することにより形成された半導体装置およびその半導体装置の製造方法である。
摘要翻译：公开了一种半导体器件，使得在半导体衬底的表面处形成磨粒，掺杂剂扩散区具有在与磨粒延伸方向成一定角度的方向上延伸的部分在-5°的范围内至+ 5°，并且掺杂剂扩散区域通过从设置在半导体衬底的一个表面上的掺杂膏扩散掺杂剂而形成。进一步公开了一种用于制造半导体器件的方法。

6. 发明申请

WO2014136728A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014136728A1
公开(公告)日：2014-09-12
申请号：PCT/JP2014/055314
申请日：2014-03-03
申请人：ピーエスフォールクスコエスエイアールエル , 藤本紘行
发明人：藤本　紘行
IPC分类号： H01L21/8242 , H01L21/336 , H01L27/108 , H01L29/78
CPC分类号： H01L29/7827 , H01L21/2251 , H01L21/2254 , H01L21/324 , H01L27/10805 , H01L27/10814 , H01L27/10873 , H01L27/10888 , H01L27/10891 , H01L29/0642 , H01L29/0847 , H01L29/1037 , H01L29/41741 , H01L29/456 , H01L29/66666
摘要：　半導体基板に対して形成された素子分離領域と、素子分離領域で囲まれた活性領域と、活性領域内に半導体基板の表面から突き出るように設けられた半導体ピラーと、半導体ピラーの側面にゲート絶縁膜を介して、第１の方向に延在するように設けられたゲート電極と、半導体ピラーの上端部に設けられたピラー上部拡散層と、半導体ピラーの下端部に設けられたピラー下部拡散層と、ピラー上部拡散層とピラー下部拡散層との間に設けられチャネル部と、ピラー下部拡散層の下に、第１の方向に垂直な第２の方向に延在するように設けられたシリサイド層と、シリサイド層と下端部において接触するように設けられたコンタクトプラグと、コンタクトプラグと上端部において接触するように設けられた上層配線とを有し、コンタクトプラグは、ピラー下部拡散層を貫通してシリサイド層に接続されている半導体装置。
摘要翻译：具有以下的半导体器件：形成在半导体衬底上的元件隔离区域; 由所述元件隔离区域包围的有源区域; 半导体柱，设置在所述有源区中，以从所述半导体衬底的表面突出; 设置在所述半导体柱的侧面上的栅电极，其间插入有栅极绝缘膜，以沿第一方向延伸; 设置在半导体柱的顶端部的柱顶扩散层; 设置在所述半导体柱的底端部的柱底扩散层; 设置在柱顶扩散层和柱底扩散层之间的通道部; 硅化物层，设置在所述柱底扩散层的下方，以沿第二方向延伸，所述第二方向垂直于上述第一方向; 设置为接触底端部分中的硅化物层的接触插塞; 以及设置成与顶端部分中的接触插塞接触的顶层布线。接触插塞通过柱底扩散层连接到硅化物层。

7. 发明申请

WO2010068384A1 JFET DEVICE STRUCTURES AND METHODS FOR FABRICATING THE SAME 审中-公开
标题翻译： JFET器件结构及其制造方法
公开(公告)号：WO2010068384A1
公开(公告)日：2010-06-17
申请号：PCT/US2009/065192
申请日：2009-11-19
申请人： MICRON TECHNOLOGY, INC. , MOULI, Chandra
发明人： MOULI, Chandra
IPC分类号： H01L29/808 , H01L21/337 , H01L27/06 , H01L27/108 , H01L27/11 , H01L21/225
CPC分类号： H01L27/098 , H01L21/22 , H01L21/225 , H01L21/2251 , H01L21/3226 , H01L21/385 , H01L27/108 , H01L27/1203 , H01L29/66893 , H01L29/66901 , H01L29/80 , H01L29/808 , H01L29/8083 , H01L29/8086
摘要： In accordance with the present techniques, there is provided a JFET device structures and methods for fabricating the same. Specifically, there is provided a transistor (80) including a semiconductor substrate having a source (84) and a drain (86). The transistor (80) also includes a doped channel (88) formed in the semiconductor substrate between the source (84) and the drain (86), the channel (88) configured to pass current between the source (84) and the drain (86). Additionally, the transistor (80) has a gate (90) comprising a semiconductor material formed over the channel (88) and dielectric spacers (92) on each side of the gate (90). The source (84) and the drain (86) are spatially separated from the gate (90) so that the gate (90) is not over the drain (86) and source (84).
摘要翻译：根据本技术，提供了一种JFET器件结构及其制造方法。具体地，提供了包括具有源极（84）和漏极（86）的半导体衬底的晶体管（80）。晶体管（80）还包括形成在源极（84）和漏极（86）之间的半导体衬底中的掺杂沟道（88），通道（88）被配置为在源极（84）和漏极 86）。另外，晶体管（80）具有栅极（90），该栅极（90）包括在沟道（88）上形成的半导体材料和在栅极（90）的每一侧上的电介质间隔物（92）。源极（84）和漏极（86）在空间上与栅极（90）分离，使得栅极（90）不在漏极（86）和源极（84）之上。

8. 发明申请

WO2009023768A2 FORMATION OF SHALLOW JUNCTIONS BY DIFFUSION FROM A DIELECTRIC DOPED BY CLUSTER OR MOLECULAR ION BEAMS 审中-公开
标题翻译：集束或分子离子束掺杂介质扩散形成浅结
公开(公告)号：WO2009023768A2
公开(公告)日：2009-02-19
申请号：PCT/US2008073140
申请日：2008-08-14
申请人： TEXAS INSTRUMENTS INC , JAIN AMITABH
发明人： JAIN AMITABH
IPC分类号： H01L21/336
CPC分类号： H01L21/823814 , H01L21/2251 , H01L21/2255 , H01L21/26566 , H01L21/823807 , H01L21/823842 , H01L21/84 , H01L29/6659 , H01L29/7833
摘要： A process for forming diffused region less than 20 nanometers deep with an average doping dose above 1014 cm-2 in an IC (100) substrate (102), particularly LDD region in an MOS transistor (106), is disclosed. Dopants are implanted into a source dielectric layer using gas cluster ion beam (GCIB) implantation, molecular ion implantation or atomic ion implantation resulting in negligible damage in the IC substrate. A spike anneal or a laser anneal diffuses the implanted dopants into the IC substrate. The inventive process may also be applied to forming source and drain (S/D) regions. One source dielectric layer (116) may be used for forming both NLDD and PLDD regions.
摘要翻译：公开了一种在IC（100）衬底（102）中，特别是MOS晶体管（106）中的LDD区域中形成平均掺杂剂量小于20纳米深度且平均掺杂剂量高于1014cm-2的扩散区域的工艺。使用气体团簇离子束（GCIB）注入，分子离子注入或原子离子注入将掺杂剂注入到源电介质层中，导致IC衬底中的损害可忽略。尖峰退火或激光退火将注入的掺杂剂扩散到IC衬底中。本发明的工艺也可以用于形成源极和漏极（S / D）区域。一个源极电介质层（116）可以用于形成NLDD和PLDD区域。

9. 发明申请

WO2014192228A1 シリコン系基板、半導体装置、及び、半導体装置の製造方法审中-公开
标题翻译：基于硅的基板，半导体器件和半导体器件制造方法
公开(公告)号：WO2014192228A1
公开(公告)日：2014-12-04
申请号：PCT/JP2014/002405
申请日：2014-05-02
申请人：サンケン電気株式会社 , 信越半導体株式会社
发明人：鹿内　洋志 , 佐藤　憲 , 後藤　博一 , 篠宮　勝 , 土屋　慶太郎 , 萩本　和徳
IPC分类号： H01L21/20 , H01L21/205 , H01L21/336 , H01L21/338 , H01L29/778 , H01L29/78 , H01L29/812
CPC分类号： H01L21/02658 , C30B23/025 , C30B25/18 , C30B25/186 , C30B29/06 , C30B29/403 , H01L21/02381 , H01L21/0245 , H01L21/0254 , H01L21/0259 , H01L21/02595 , H01L21/02598 , H01L21/2251 , H01L21/2258 , H01L29/36 , H01L29/66462 , H01L29/7786
摘要：　本発明は、表面に窒化物系化合物半導体層を形成させるためのシリコン系基板であって、第一の不純物濃度を有する表面側の第一の部分と、前記第一の不純物濃度より高い第二の不純物濃度を有し前記第一の部分より内側の第二の部分とを有し、前記第一の不純物濃度は１×１０１４ａｔｏｍｓ／ａｔｏｍｓｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とするシリコン系基板である。これにより、基板の反りを改善しつつ、上層に形成される窒化物系化合物半導体層の結晶性を良好に維持できるシリコン系基板が提供される。
摘要翻译：该硅基基板用于在表面上形成氮化物系化合物半导体层，其特征在于，包括具有第一杂质浓度的表面侧第一部分和具有高于第一杂质的第二杂质浓度的第二部分并且其特征在于，所述第一杂质浓度大于或等于1×10 14原子/ cm 3且小于1×10 19原子/ cm 3。通过这种方式，提供了可以令人满意地保持形成在顶层上的氮化物类化合物半导体层的结晶性同时改善衬底翘曲的硅基衬底。

10. 发明申请

WO2014087600A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014087600A1
公开(公告)日：2014-06-12
申请号：PCT/JP2013/006922
申请日：2013-11-26
申请人：株式会社デンソー
发明人：利田　祐麻 , 赤木　望 , 林　敬太
IPC分类号： H01L29/78 , H01L29/06 , H01L29/861 , H01L29/868
CPC分类号： H01L29/0634 , H01L21/2251 , H01L21/26513 , H01L21/324 , H01L29/0615 , H01L29/0619 , H01L29/0696 , H01L29/1095 , H01L29/417 , H01L29/41741 , H01L29/66734 , H01L29/7811 , H01L29/7813 , H01L29/861 , H01L29/8611
摘要：　半導体装置は、スーパージャンクション構造よりも高不純物濃度のディープ層（１８）を備える。前記ディープ層は、半導体層（５）の表面から所定深さの位置から形成され、高不純物層（１０）と接すると共に前記スーパージャンクション構造と接する。前記ディープ層は、基板法線方向から見て、表面電極（１２）における前記高不純物層と接している部分のうち最も外周側となる第１端部（Ｐ１）と前記高不純物層における外周側の端部との間とオーバーラップする。
摘要翻译：该半导体器件具有杂质浓度高于超结结构的深层（18）。深层形成在从半导体层（5）的表面开始于规定深度的位置，并与高杂质层（10）和超结结构接触。从基板的法线方向观察，深层与第一端部（P1）之间的区域重叠，该第一端部（P1）位于与第一端部（P1）接触的表面电极（12）的那些部分的最外周侧高杂质层，高杂质层的外周侧的端部。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式