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1. 发明申请

WO2017122104A1 SEMICONDUCTOR DEVICE GATE STACK 审中-公开
标题翻译：半导体器件栅极叠层
公开(公告)号：WO2017122104A1
公开(公告)日：2017-07-20
申请号：PCT/IB2017/050049
申请日：2017-01-06
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , IBM (CHINA) INVESTMENT COMPANY LIMITED
发明人： BAO, Ruqiang , KRISHNAN, Siddarth , KWON, Unoh , NARAYANAN, Vijay
IPC分类号： H01L29/49 , H01L21/8238 , H01L27/092
CPC分类号： H01L21/823842 , H01L21/28088 , H01L21/823821 , H01L27/092 , H01L27/0924 , H01L29/4966 , H01L29/66545
摘要： A method for fabricating a gate stack of a semiconductor device comprising forming a first dielectric layer over a channel region of the device, forming a barrier layer over the first dielectric layer, forming a first gate metal layer over the barrier layer, forming a capping layer over the first gate metal layer, removing portions of the barrier layer, the first gate metal layer, and the capping layer to expose a portion of the first dielectric layer in a p-type field effect transistor (pFET) region of the gate stack, depositing a first nitride layer on exposed portions of the capping layer and the first dielectric layer, depositing a scavenging layer on the first nitride layer, depositing a second nitride layer on the scavenging layer, and depositing a gate electrode material on the second nitride layer.
摘要翻译：一种用于制造半导体器件的栅叠层的方法，包括：在器件的沟道区上形成第一介电层;在第一介电层上形成阻挡层;在第一介电层上方形成第一栅金属层所述阻挡层在所述第一栅极金属层上方形成覆盖层，除去所述阻挡层，所述第一栅极金属层和所述覆盖层的部分以暴露p型场效应晶体管中的所述第一介电层的一部分（在所述覆盖层和所述第一介电层的暴露部分上沉积第一氮化物层，在所述第一氮化物层上沉积清除层，在所述清除层上沉积第二氮化物层，以及沉积栅极电极材料在第二氮化物层上。

2. 发明申请

WO2017116545A1 NANOWIRE TRANSISTOR WITH REDUCED PARASITICS AND METHOD FOR MAKING SUCH A TRANSISTOR 审中-公开
标题翻译：具有减少的寄生虫的纳米晶体晶体管及制造这种晶体管的方法
公开(公告)号：WO2017116545A1
公开(公告)日：2017-07-06
申请号：PCT/US2016/059219
申请日：2016-10-27
申请人： QUALCOMM INCORPORATED
发明人： BADAROGLU, Mustafa , MACHKAOUTSAN, Vladimir , SONG, Stanley Seungchul , XU, Jeffrey Junhao , NOWAK, Matthew Michael , YEAP, Choh Fei
IPC分类号： B82Y10/00 , H01L29/66 , H01L29/775 , H01L29/06 , H01L29/08
CPC分类号： H01L29/42392 , B82Y10/00 , H01L21/02507 , H01L21/02532 , H01L21/762 , H01L29/0653 , H01L29/0673 , H01L29/086 , H01L29/0878 , H01L29/165 , H01L29/4966 , H01L29/66439 , H01L29/66484 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/7831
摘要： A nanowire (130) transistor is provided that includes a well implant having a local isolation region (120) for insulating a replacement metal gate (405) from a parasitic channel and oxidized caps (125) in the extension regions that inhibit parasitic gate-to-source and gate- to-drain capacitances. The method for making the device includes forming a fin of alternating selectively etchable layers (eg. Si and SiGe); doping the extension (source / drain) regions of these layers with an etch stop dopant (carbon); performing a selective etch for one of the materials; and selectively oxidizing the extension region (215) corresponding to the sacrificial layer, thus forming an oxidized cap (125).
摘要翻译：提供纳米线（130）晶体管，其包括具有局部隔离区（120）的阱注入物，所述局部隔离区（120）用于使替代金属栅极（405）与寄生沟道中的绝缘层和绝缘沟道中的氧化帽（125）扩展区域，可抑制寄生栅极至源极和栅极至漏极电容。用于制造器件的方法包括形成交替选择性蚀刻层（例如，Si和SiGe）的鳍; 用蚀刻停止掺杂剂（碳）掺杂这些层的延伸区（源极/漏极）区域; 对其中一种材料进行选择性蚀刻; 并选择性氧化对应于牺牲层的延伸区域（215），从而形成氧化帽（125）。

3. 发明申请

WO2017103752A1 VARIABLE GATE LENGTHS FOR VERTICAL TRANSISTORS 审中-公开
标题翻译：垂直晶体管的可变栅长度
公开(公告)号：WO2017103752A1
公开(公告)日：2017-06-22
申请号：PCT/IB2016/057484
申请日：2016-12-09
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , IBM (CHINA) INVESTMENT COMPANY LIMITED
发明人： ANDERSON, Brent, Alan , NOWAK, Edward
IPC分类号： H01L29/78 , H01L29/06 , H01L21/335 , H01L21/8232
CPC分类号： H01L21/823487 , H01L21/31116 , H01L21/32136 , H01L21/823456 , H01L21/823462 , H01L27/088 , H01L29/42364 , H01L29/4966 , H01L29/7827
摘要： A method for fabricating a vertical FET structure includes prior to depositing a gate on a first vertical FET on a semiconductor substrate, depositing a first layer on the first vertical FET on the semiconductor substrate. The method further includes prior to depositing a gate on a second vertical FET on the semiconductor substrate, depositing a second layer on the second vertical FET on the semiconductor substrate. The method further includes etching the first layer on the first vertical FET to a lower heightthan the second layer on the second vertical FET. The method further includes depositing a gate material on both the first vertical FET and the second vertical FET. The method further includes etching the gate material on both the first vertical FET andthe second vertical FET to a co-planar height.
摘要翻译：一种用于制造垂直FET结构的方法包括：在半导体衬底上的第一垂直FET上沉积栅极之前，在半导体衬底上的第一垂直FET上沉积第一层。该方法还包括在半导体衬底上的第二垂直FET上沉积栅极之前，在半导体衬底上的第二垂直FET上沉积第二层。该方法还包括将第一垂直FET上的第一层蚀刻到第二垂直FET上的第二层的较低高度。该方法还包括在第一垂直FET和第二垂直FET两者上沉积栅极材料。该方法还包括将第一垂直FET和第二垂直FET两者上的栅极材料蚀刻至共面高度。

4. 发明申请

WO2017095678A1 FERROELECTRIC CAPACITOR, FERROELECTRIC FIELD EFFECT TRANSISTOR, AND METHOD USED IN FORMING AN ELECTRONIC COMPONENT COMPRISING CONDUCTIVE MATERIAL AND FERROELECTRIC MATERIAL 审中-公开
标题翻译：铁电电容器，铁电场效应晶体管以及用于形成包含导电材料和铁电材料的电子元件的方法
公开(公告)号：WO2017095678A1
公开(公告)日：2017-06-08
申请号：PCT/US2016/063046
申请日：2016-11-21
申请人： MICRON TECHNOLOGY, INC.
发明人： CHAVAN, Ashonita, A. , RAMASWAMY, Durai, Vishak Nirmal , NAHAR, Manuj
IPC分类号： H01L29/51 , H01L21/28 , H01L49/02
CPC分类号： H01L27/11507 , H01L21/02164 , H01L21/28088 , H01L21/28097 , H01L27/1159 , H01L28/55 , H01L28/60 , H01L29/4966 , H01L29/4975 , H01L29/516 , H01L29/517 , H01L29/6684 , H01L29/78391
摘要： A method used in forming an electronic component comprising conductive material and ferroelectric material comprises forming a non-ferroelectric metal oxide-comprising insulator material over a substrate. A composite stack comprising at least two different composition non-ferroelectric metal oxides is formed over the substrate. The composite stack has an overall conductivity of at least 1 x 10 2 Siemens/cm. The composite stack is used to render the non- ferroelectric metal oxide-comprising insulator material to be ferroelectric. Conductive material is formed over the composite stack and the insulator material. Ferroelectric capacitors and ferroelectric field effect transistors independent of method of manufacture are also disclosed.
摘要翻译：用于形成包括导电材料和铁电材料的电子部件的方法包括在衬底上形成包含非铁电金属氧化物的绝缘体材料。包含至少两种不同组成的非铁电金属氧化物的复合叠层形成在衬底上。该复合叠层的总电导率至少为1×10 2西门子/厘米。复合叠层用于使包含非铁电金属氧化物的绝缘体材料成为铁电体。导电材料形成在复合叠层和绝缘体材料上。还公开了与制造方法无关的铁电电容器和铁电场效应晶体管。

5. 发明申请

WO2016209280A1 SEMI-VOLATILE EMBEDDED MEMORY WITH BETWEEN-FIN FLOATING-GATE DEVICE AND METHOD 审中-公开
标题翻译：具有翅片浮动门装置和方法的半波嵌入式存储器
公开(公告)号：WO2016209280A1
公开(公告)日：2016-12-29
申请号：PCT/US2015/038079
申请日：2015-06-26
申请人： INTEL CORPORATION
发明人： AVCI, Uygar E. , MORRIS, Daniel H. , YOUNG, Ian A. , RAMEY, Stephen M.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/11521 , G11C16/0408 , G11C16/10 , G11C16/14 , G11C16/26 , H01L21/28079 , H01L21/28088 , H01L21/28273 , H01L21/76224 , H01L27/0207 , H01L27/11519 , H01L27/11526 , H01L27/11558 , H01L29/0649 , H01L29/4916 , H01L29/495 , H01L29/4966 , H01L29/66795 , H01L29/66825 , H01L29/78 , H01L29/7851 , H01L29/788 , H01L29/7881
摘要： Embodiments of the present disclosure provide techniques and configurations for semi-volatile embedded memory with between-fin floating gates. In one embodiment, an apparatus includes a semiconductor substrate and a floating-gate memory structure formed on the semiconductor substrate including a bitcell having first, second, and third fin structures extending from the substrate, an oxide layer disposed between the first and second fin structures and between the second and third fin structures, a gate of a first transistor disposed on the oxide layer and coupled with and extending over a top of the first fin structure, and a floating gate of a second transistor disposed on the oxide layer between the second and third fin structures. Other embodiments may be described and/or claimed.
摘要翻译：本公开的实施例提供了具有鳍间浮动栅极的半挥发性嵌入式存储器的技术和配置。在一个实施例中，一种装置包括形成在半导体衬底上的半导体衬底和浮置栅极存储器结构，该浮置栅存储器结构包括具有从衬底延伸的第一，第二和第三鳍结构的位单元，设置在第一和第二鳍结构之间的氧化物层并且在第二和第三鳍结构之间，设置在氧化物层上的第一晶体管的栅极，与第一鳍结构的顶部耦合并且延伸到第一鳍结构的顶部;以及第二晶体管的浮置栅极，设置在氧化物层之间，和第三鳍结构。可以描述和/或要求保护其他实施例。

6. 发明申请

WO2016157371A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2016157371A1
公开(公告)日：2016-10-06
申请号：PCT/JP2015/059956
申请日：2015-03-30
申请人：ルネサスエレクトロニクス株式会社
发明人：加藤　芳健
IPC分类号： H01L21/338 , H01L21/28 , H01L21/336 , H01L29/423 , H01L29/49 , H01L29/778 , H01L29/78 , H01L29/812
CPC分类号： H01L29/513 , H01L21/28 , H01L21/28264 , H01L29/2003 , H01L29/408 , H01L29/4236 , H01L29/4238 , H01L29/4966 , H01L29/517 , H01L29/66462 , H01L29/66522 , H01L29/7786 , H01L29/7787
摘要：　半導体装置の特性を向上させる。窒化物半導体層ＣＨ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥを有する半導体装置（ＭＩＳＦＥＴ）において、ゲート絶縁膜ＧＩを、窒化物半導体層ＣＨ上に形成された第１ゲート絶縁膜（第１金属の酸化膜）ＧＩａと、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂと、を有するように構成する。そして、第２金属（例えば、Ｈｆ）は、第１金属（例えば、Ａｌ）より電気陰性度が低い。このように、第１金属の電気陰性度よりも、第２金属の電気陰性度を低くすることにより、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。また、ゲート電極ＧＥを、第２ゲート絶縁膜ＧＩｂ上に形成された第１ゲート電極（第３金属の窒化膜）ＧＥａと、第２ゲート電極（第４金属）ＧＥｂと、を有するように構成する。これにより、ゲート絶縁膜ＧＩへの酸素の拡散を防止し、閾値電圧（Ｖｔｈ）のばらつきを低減することができる。
摘要翻译：改善半导体器件的特性。在具有形成在其间具有栅极绝缘膜GI的氮化物半导体层CH上的栅电极GE的半导体器件（MISFET）中，栅极绝缘膜GI被构造成使得栅极绝缘膜具有第一栅极绝缘膜（氧化物形成在氮化物半导体层CH上的由第一金属形成的膜）和第二栅极绝缘膜（由第二金属形成的氧化物膜）GIb。第二金属（例如，Hf）具有比第一金属（例如Al）更低的电负性。以这种方式，通过使第二金属的电负性低于第一金属的电负性，阈值电压（Vth）可以在正方向上偏移。此外，栅极电极GE被构造成使得栅极具有形成在第二栅极绝缘膜GIb上的第一栅电极（由第三金属形成的氮化物膜）GEa和第二栅电极（第四金属）GEb。因此，防止氧扩散到栅极绝缘膜GI，并且可以降低阈值电压（Vth）的波动。

7. 发明申请

WO2016094126A1 REPLACEMENT GATE PFET MATERIALS HAVING IMPROVED NBTI PERFORMANCE 审中-公开
标题翻译：具有改进NBTI性能的更换栅极材料
公开(公告)号：WO2016094126A1
公开(公告)日：2016-06-16
申请号：PCT/US2015/063178
申请日：2015-12-01
申请人： GLOBALFOUNDRIES U.S.2 LLC
发明人： ANDO, Takashi , KANNAN, Balaji , NARAYANAN, Vijay
IPC分类号： H01L21/335 , H01L29/12 , H01L29/786
CPC分类号： H01L21/823828 , H01L21/28088 , H01L21/28185 , H01L21/823842 , H01L21/823857 , H01L29/4966 , H01L29/66545 , H01L29/66606 , H01L29/66871
摘要： A method of forming a transistor device includes forming an interfacial layer and a dielectric layer over a substrate; and forming a workfunction metal layer over the dielectric layer, the workfunction metal layer comprising a titanium-aluminum-carbon-oxygen (TiA1CO) layer.
摘要翻译：形成晶体管器件的方法包括在衬底上形成界面层和电介质层; 以及在所述电介质层上形成功函数金属层，所述功函数金属层包含钛 - 铝 - 碳 - 氧（TiAlCO）层。

8. 发明申请

WO2016064508A3 THREE DIMENSIONAL NAND STRING MEMORY DEVICES AND METHODS OF FABRICATION THEREOF 审中-公开
标题翻译：三维NAND STRING存储器件及其制造方法
公开(公告)号：WO2016064508A3
公开(公告)日：2016-06-09
申请号：PCT/US2015051242
申请日：2015-09-21
申请人： SANDISK TECHNOLOGIES INC
发明人： PACHAMUTHU JAYAVEL , ALSMEIER JOHANN , CHIEN HENRY
IPC分类号： H01L21/28 , H01L21/02 , H01L27/115
CPC分类号： H01L27/11556 , H01L21/02164 , H01L21/0217 , H01L21/02244 , H01L21/02532 , H01L21/02592 , H01L21/02595 , H01L21/02667 , H01L21/02672 , H01L21/28273 , H01L21/28282 , H01L21/28556 , H01L21/28568 , H01L21/31111 , H01L27/11524 , H01L27/1157 , H01L27/11582 , H01L29/42328 , H01L29/42344 , H01L29/4916 , H01L29/4966 , H01L29/7883
摘要： Monolithic three-dimensional NAND memory strings and methods of fabricating a monolithic three-dimensional NAND memory string include forming single crystal or large grain polycrystalline semiconductor material charge storage regions by a metal induced crystallization process. In another embodiment, a plurality of front side recesses are formed having a concave-shaped surface and a blocking dielectric and charge storage regions are formed within the front side recesses and over the concave-shaped surface. In another embodiment, layers of oxide material exposed in a front side opening of a material layer stack are surface nitrided and etched to provide convexly-rounded corner portions, and a blocking dielectric is formed over the convexly-rounded corner portions.
摘要翻译：单片三维NAND存储器串和制造单片三维NAND存储器串的方法包括通过金属诱导结晶工艺形成单晶或大晶粒多晶半导体材料电荷存储区。在另一个实施例中，形成具有凹形表面和阻挡电介质的多个前侧凹槽，并且电荷存储区形成在前侧凹槽内并且在凹形表面上。在另一个实施例中，暴露在材料层堆叠的前侧开口中的氧化物材料层被表面氮化和蚀刻以提供凸圆角部分，并且在凸圆角部分上形成阻挡电介质。

9. 发明申请

WO2016065851A1 阵列基板、显示面板及显示装置审中-公开
公开(公告)号：WO2016065851A1
公开(公告)日：2016-05-06
申请号：PCT/CN2015/076293
申请日：2015-04-10
申请人：京东方科技集团股份有限公司
发明人：李文波 , 李盼 , 先建波 , 程鸿飞
IPC分类号： G02F1/1339
CPC分类号： G02F1/13394 , G02F1/136227 , G02F1/136286 , G02F1/1368 , G02F2001/134345 , H01L21/0217 , H01L21/02274 , H01L21/02532 , H01L21/02565 , H01L21/02592 , H01L21/0262 , H01L21/02631 , H01L21/2855 , H01L27/1222 , H01L27/1225 , H01L27/124 , H01L27/1259 , H01L29/4908 , H01L29/4966 , H01L29/518
摘要：一种阵列基板、显示面板及显示装置，所述阵列基板包括：多条栅线（10；50）和多条数据线（30；51），以及成阵列分布的像素单元，每一像素单元包括一个像素电极（41；42）与一个薄膜晶体管，所述数据线（30；51）作为所述薄膜晶体管的源极（31；311），所述栅线（10；50）作为所述薄膜晶体管的栅极（11），所述薄膜晶体管的漏极（32；321；322）与所述像素电极（41；42）电性连接，所述栅线（10；50）和所述数据线（30；51）中的至少一个上设置有用于与隔垫物固定对位的凹槽（363；364）。通过设置凹槽（363；364），可以防止显示面板受外部压力发生弯曲变形时，柱状隔垫物的移动对显示区域造成影响。

10. 发明申请

WO2016048818A1 METHOD AND APPARATUS OF MULTI THRESHOLD VOLTAGE CMOS 审中-公开
标题翻译：多路电压CMOS方法与装置
公开(公告)号：WO2016048818A1
公开(公告)日：2016-03-31
申请号：PCT/US2015/050882
申请日：2015-09-18
申请人： QUALCOMM INCORPORATED
发明人： XU, Jeffrey Junhao , YEAP, Choh Fei
IPC分类号： H01L21/8238
CPC分类号： H01L21/82345 , H01L21/02244 , H01L21/02532 , H01L21/28088 , H01L21/32133 , H01L21/823431 , H01L27/0886 , H01L29/161 , H01L29/4966 , H01L29/517
摘要： A first and a second instance of a common structured stack are formed, respectively, on a first fin and a second fin. The common structured stack includes a work-function metal layer, and a barrier layer. The barrier layer of the first instance of the common structured stack is etched through, and the work-function metal layer of the first instance of the common structure is partially etched. The partial etch forms a thinner work-function metal layer, having an oxide of the work-function metal as a new barrier layer. A gate element is formed on the new barrier layer.
摘要翻译：分别在第一鳍片和第二鳍片上形成公共结构化叠层的第一和第二实例。公共结构化堆叠包括功函数金属层和阻挡层。将公共结构化堆叠的第一实例的阻挡层蚀刻通过，并且共同结构的第一实例的功函数金属层被部分蚀刻。部分蚀刻形成更薄的功函数金属层，其具有作为功能金属的氧化物作为新的阻挡层。在新的阻挡层上形成栅极元件。

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