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1. 发明申请

WO2019092541A1 半導体装置、および半導体装置の作製方法审中-公开
公开(公告)号：WO2019092541A1
公开(公告)日：2019-05-16
申请号：PCT/IB2018/058425
申请日：2018-10-29
申请人：株式会社半導体エネルギー研究所
发明人：山崎舜平 , 平松智記 , 野中裕介 , 石原典隆 , 三本菅正太 , 山根靖正 , 遠藤佑太
IPC分类号： H01L29/786 , H01L21/336 , H01L21/8234 , H01L21/8242 , H01L27/06 , H01L27/088 , H01L27/108 , H01L27/1156 , H01L29/788 , H01L29/792
CPC分类号： H01L21/8234 , H01L27/06 , H01L27/088 , H01L27/108 , H01L27/1156 , H01L29/786 , H01L29/788 , H01L29/792
摘要：要約書信頼性が良好な半導体装置を提供する。第１の絶縁体と、第１の絶縁体の上に配置された、第１の酸化物と、第１の酸化物の上に配置された、第２の酸化物と、第２の酸化物上に、互いに離して配置された、第１の導電体、および第２の導電体と、第２の酸化物、第１の導電体、および第２の導電体の上に配置された、第３の酸化物と、第３の酸化物の上に配置された第２の絶縁膜と、第３の酸化物、および第２の絶縁膜を間に挟み、第２の酸化物上に配置された第３の導電体と、を有し、第３の酸化物は、金属元素と、窒素を含み、金属元素は窒素と結合している。

2. 发明申请

WO2019053573A1 半導体装置、および半導体装置の作製方法审中-公开
公开(公告)号：WO2019053573A1
公开(公告)日：2019-03-21
申请号：PCT/IB2018/056862
申请日：2018-09-10
申请人：株式会社半導体エネルギー研究所
发明人：方堂涼太 , 松林大介 , 倉田求 , 本田龍之介
IPC分类号： H01L29/786 , H01L21/336 , H01L21/8234 , H01L21/8242 , H01L27/06 , H01L27/088 , H01L27/108 , H01L27/1156 , H01L29/788 , H01L29/792
CPC分类号： H01L21/8234 , H01L27/06 , H01L27/088 , H01L27/108 , H01L27/1156 , H01L29/786 , H01L29/788 , H01L29/792
摘要：要約書良好な電気特性を有する半導体装置を提供する。チャネル形成領域に酸化物を有する半導体装置であって、半導体装置は、基板の上の酸化物と、酸化物の上の第１の絶縁体と、第１の絶縁体の上の第２の絶縁体と、第３の絶縁体と、第３の絶縁体の上の導電体と、を有し、酸化物と、第１の絶縁体と、は接する領域を有し、第１の絶縁体と、第２の絶縁体と、には、酸化物を露出する開口が設けられ、第３の絶縁体は、開口の内壁および底面を覆うように配置され、導電体は、開口を埋め込むように配置され、導電体は、第３の絶縁体を介して、酸化物と重なる領域を有し、第１の絶縁体は酸化物の主成分以外の元素を含む。

3. 发明申请

WO2018163013A1 半導体装置、および半導体装置の作製方法审中-公开
公开(公告)号：WO2018163013A1
公开(公告)日：2018-09-13
申请号：PCT/IB2018/051212
申请日：2018-02-27
申请人：株式会社半導体エネルギー研究所
发明人：山崎舜平 , 遠藤太一 , 奥野直樹
IPC分类号： H01L29/786 , H01L21/336 , H01L21/8242 , H01L27/108 , H01L27/1156 , H01L29/788 , H01L29/792
CPC分类号： H01L27/108 , H01L27/1156 , H01L29/786 , H01L29/788 , H01L29/792
摘要：安定した電気特性の半導体装置を提供する。また、信頼性の高い半導体装置を提供する。ゲート電極と、ソース電極と、ドレイン電極と、チャネル形成領域を有する酸化物半導体と、ゲート絶縁体と、を有し、ゲート絶縁体は、チャネル形成領域と接する第１の層、および第１の層上の第２の層を有し、第２の層は金属酸化物であり、金属酸化物は、自乗平均面粗さ（ＲＭＳ）が、１０００ｎｍ×１０００ｎｍの測定範囲において、０．４ｎｍ以下である。

4. 发明申请

WO2018135914A1 디램 셀 소자 및 그 제조방법 审中-公开
公开(公告)号：WO2018135914A1
公开(公告)日：2018-07-26
申请号：PCT/KR2018/000946
申请日：2018-01-22
申请人： 경북대학교 산학협력단
发明人： 강인만 , 윤영준 , 서재화
IPC分类号： H01L27/108 , H01L29/788 , H01L29/786
CPC分类号： H01L27/108 , H01L29/786 , H01L29/788
摘要： 디램 셀 소자 및 그 제조방법이 개시된다. 개시된 디램 셀 소자는, 절연층이 형성된 기판, 절연층으로 둘러싸인 제1 게이트, 제1 게이트 상에 형성된 제1 게이트 절연막, 제1 게이트 절연막의 상부에 위치하는 메인 바디, 메인 바디의 양측에 각각 형성된 소스 및 드레인, 메인 바디에 형성된 제2 게이트 절연막, 제2 게이트 절연막 상에 형성된 제2 게이트 및 메인 바디와 제1 게이트 절연막 사이에 형성되고, 메인 바디로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함한다.

5. 发明申请

WO2018051872A1 半導体記憶装置及びその製造方法审中-公开
标题翻译：半导体存储器件及其制造方法
公开(公告)号：WO2018051872A1
公开(公告)日：2018-03-22
申请号：PCT/JP2017/032223
申请日：2017-09-07
申请人：株式会社東芝
发明人：織田　達広 , 伊藤　祥代
IPC分类号： H01L27/11582 , H01L21/336 , H01L29/788 , H01L29/792
CPC分类号： H01L27/10 , H01L27/115 , H01L27/11582 , H01L29/788 , H01L29/792
摘要：実施形態に係る半導体記憶装置は、基板と、前記基板上の第１領域に設けられた第１積層体と、前記第１積層体内において前記基板の主面に対して交差する方向に延びる半導体ピラーと、メモリ膜と、前記基板上の第２領域に設けられた第２積層体と、前記第１積層体と前記第２積層体との間に設けられた第４絶縁膜と、を備える。前記第１積層体においては、第１絶縁膜と導電膜とが交互に積層されている。前記第１積層体の端部の形状は、前記導電膜毎にテラスが形成された階段状である。前記メモリ膜は、前記導電膜と前記半導体ピラーとの間に設けられている。前記第２積層体においては、第２絶縁膜と第３絶縁膜とが交互に積層されている。前記第３絶縁膜の組成は前記第２絶縁膜の組成とは異なる。
摘要翻译：根据半导体存储器件
实施例包括衬底，设置在所述第一区中的衬底上的第一层叠体，在基板的在所述第一堆叠的主表面到在一个方向交叉碲延伸的半导体柱，第一存储层之间，在所述衬底上的第二区域中设置的第二堆叠，所述第一叠层和所述第二层压板 4绝缘膜。在第一叠层体中，第一绝缘膜和导电膜交替堆叠。第一层压体的端部的形状是其中为每个导电膜形成平台的台阶形状。存储膜设置在导电膜和半导体柱之间。在第二层压体中，第二绝缘膜和第三绝缘膜交替层压。第三绝缘膜的组成与第二绝缘膜的组成不同。

6. 发明申请

WO2017164617A1 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 审中-公开
标题翻译：包括陷阱层的负差示电阻元件及其制造方法
公开(公告)号：WO2017164617A1
公开(公告)日：2017-09-28
申请号：PCT/KR2017/003017
申请日：2017-03-21
申请人： 성균관대학교산학협력단
发明人： 박진홍 , 심재우 , 이성주
IPC分类号： H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC分类号： H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861
摘要： 본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다.
摘要翻译：根据本发明实施例的负差动电阻器件包括衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 并且捕获层位于第一半导体层和第二半导体层的接触区域之间，其中捕获层是氧化物层并且在负差示电阻器件的操作期间载流子被捕获在捕获层中。

7. 发明申请

WO2016209280A1 SEMI-VOLATILE EMBEDDED MEMORY WITH BETWEEN-FIN FLOATING-GATE DEVICE AND METHOD 审中-公开
标题翻译：具有翅片浮动门装置和方法的半波嵌入式存储器
公开(公告)号：WO2016209280A1
公开(公告)日：2016-12-29
申请号：PCT/US2015/038079
申请日：2015-06-26
申请人： INTEL CORPORATION
发明人： AVCI, Uygar E. , MORRIS, Daniel H. , YOUNG, Ian A. , RAMEY, Stephen M.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/11521 , G11C16/0408 , G11C16/10 , G11C16/14 , G11C16/26 , H01L21/28079 , H01L21/28088 , H01L21/28273 , H01L21/76224 , H01L27/0207 , H01L27/11519 , H01L27/11526 , H01L27/11558 , H01L29/0649 , H01L29/4916 , H01L29/495 , H01L29/4966 , H01L29/66795 , H01L29/66825 , H01L29/78 , H01L29/7851 , H01L29/788 , H01L29/7881
摘要： Embodiments of the present disclosure provide techniques and configurations for semi-volatile embedded memory with between-fin floating gates. In one embodiment, an apparatus includes a semiconductor substrate and a floating-gate memory structure formed on the semiconductor substrate including a bitcell having first, second, and third fin structures extending from the substrate, an oxide layer disposed between the first and second fin structures and between the second and third fin structures, a gate of a first transistor disposed on the oxide layer and coupled with and extending over a top of the first fin structure, and a floating gate of a second transistor disposed on the oxide layer between the second and third fin structures. Other embodiments may be described and/or claimed.
摘要翻译：本公开的实施例提供了具有鳍间浮动栅极的半挥发性嵌入式存储器的技术和配置。在一个实施例中，一种装置包括形成在半导体衬底上的半导体衬底和浮置栅极存储器结构，该浮置栅存储器结构包括具有从衬底延伸的第一，第二和第三鳍结构的位单元，设置在第一和第二鳍结构之间的氧化物层并且在第二和第三鳍结构之间，设置在氧化物层上的第一晶体管的栅极，与第一鳍结构的顶部耦合并且延伸到第一鳍结构的顶部;以及第二晶体管的浮置栅极，设置在氧化物层之间，和第三鳍结构。可以描述和/或要求保护其他实施例。

8. 发明申请

WO2016089544A1 NON-VOLATILE MEMORY ARRAY WITH CONCURRENTLY FORMED LOW AND HIGH VOLTAGE LOGIC DEVICES 审中-公开
标题翻译：具有同时形成的低电压和高电压逻辑器件的非易失性存储器阵列
公开(公告)号：WO2016089544A1
公开(公告)日：2016-06-09
申请号：PCT/US2015/059407
申请日：2015-11-06
申请人： SILICON STORAGE TECHNOLOGY, INC.
发明人： ZHOU, Feng , LIU, Xian , DO, Nhan
IPC分类号： H01L29/423 , H01L27/115
CPC分类号： H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L29/42328 , H01L29/513 , H01L29/517 , H01L29/66545 , H01L29/66825 , H01L29/66833 , H01L29/788 , H01L29/792
摘要： A memory cell includes source and drain regions in a substrate with a channel region therebetween, an erase gate over the source region, a floating gate over a first channel region portion, a control gate over the floating gate, and a wordline gate over a second channel region portion. A first logic device includes second source and drain regions in the substrate with a second channel region therebetween under a first logic gate. A second logic device includes third source and drain regions in the substrate with a third channel region therebetween under a second logic gate. The wordline gate and the first and second logic gates comprise the same conductive metal material. The second logic gate is insulated from the third channel region by first and second insulation. The first logic gate is insulated from the second channel region by the second insulation and not by the first insulation.
摘要翻译：存储单元包括在其中具有沟道区域的衬底中的源极和漏极区域，源极区域上的擦除栅极，在第一沟道区域部分上的浮动栅极，浮置栅极上的控制栅极以及第二沟道区域上的字线栅极通道区域部分。第一逻辑器件包括衬底中的第二源极和漏极区域，在第一逻辑门之下具有第二沟道区域。第二逻辑器件包括衬底中的第三源极和漏极区域，在第二逻辑门极之间具有第三沟道区域。字线栅极和第一和第二逻辑门包括相同的导电金属材料。第二逻辑门通过第一和第二绝缘与第三沟道区绝缘。第一逻辑门通过第二绝缘而与第二沟道区绝缘，而不是通过第一绝缘。

9. 发明申请

WO2015032195A1 一种半浮栅器件的制造方法审中-公开
公开(公告)号：WO2015032195A1
公开(公告)日：2015-03-12
申请号：PCT/CN2014/074531
申请日：2014-04-01
申请人：苏州东微半导体有限公司
发明人：刘伟 , 刘磊
IPC分类号： H01L21/8239 , H01L27/108
CPC分类号： H01L27/11521 , H01L21/28273 , H01L27/0629 , H01L27/0727 , H01L29/1037 , H01L29/42336 , H01L29/42364 , H01L29/4916 , H01L29/517 , H01L29/518 , H01L29/66825 , H01L29/7391 , H01L29/788 , H01L29/7881 , H01L29/861
摘要：一种半浮栅器件的制造方法，主要包括浮栅和浮栅开口区的制造方法，其具体工艺过程为：形成U形凹槽后先保留硬掩膜层，在形成的U形凹槽的表面生长栅介质层，再通过淀积第一层多晶硅（307）并回刻来保护栅介质层，接着刻蚀掉外露的栅介质层和硬掩膜层，之后覆盖所形成的结构淀积第二层多晶硅，然后通过光刻工艺和刻蚀工艺对所形成的多晶硅层（308）进行刻蚀以形成浮栅，并自对准的形成浮栅开口区。上述制造方法能够简化现有半浮栅器件的制造工艺，降低U形沟道的半浮栅器件的制造难度，提高半浮栅器件的成品率。

10. 发明申请

WO2013141968A1 COMPACT THREE DIMENSIONAL VERTICAL NAND AND METHOD OF MAKING THEREOF 审中-公开
标题翻译：紧凑的三维垂直NAND及其制作方法
公开(公告)号：WO2013141968A1
公开(公告)日：2013-09-26
申请号：PCT/US2013/024638
申请日：2013-02-04
申请人： SANDISK TECHNOLOGIES, INC.
发明人： ALSMEIER, Johann , MAKALA, Raghuveer S. , COSTA, Xiying , ZHANG, Yanli
IPC分类号： H01L29/788 , H01L21/764 , H01L29/792 , H01L27/115 , G11C16/04 , H01L29/66
CPC分类号： H01L27/11551 , G11C16/04 , G11C16/0483 , H01L21/764 , H01L27/11519 , H01L27/11524 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11582 , H01L29/66666 , H01L29/66825 , H01L29/66833 , H01L29/788 , H01L29/7889 , H01L29/7926
摘要： A NAND device has at least a 3x3 sub-array of vertical NAND strings (180) in which the control gate electrodes (3, 3a, 3b, 3aL, 3aR) are continuous in the sub-array and do not have an air gap or a dielectric filled trench in the sub-array. An air gap or a dielectric filled trench (53, 63) separates a lower (51) respectively upper (61) select gate of the NAND from the corresponding select gates of neighbouring NAND strings in the same sub-array. An air gap or a dielectric filled trench (81) can separate different sub-array blocks of the whole array of NAND strings. The NAND device is formed by first forming a lower select gate level (50) having separated lower select gates (51), then forming plural memory device levels containing a plurality of NAND string portions comprising continuous, mesh-shaped control gate electrodes (3), and then forming an upper select gate level (60) over the memory device levels having separated upper select gates (61).
摘要翻译： NAND器件至少具有垂直NAND串（180）的3×3子阵列，其中控制栅电极（3,3a，3b，3aL，3aR）在子阵列中是连续的并且不具有气隙或子阵列中的介电填充沟槽。气隙或介质填充沟槽（53,63）将NAND的下（51）分别上（61）选择栅极与相同子阵列中的相邻NAND串的对应选择栅极分离。气隙或电介质填充沟槽（81）可以分离整个NAND串阵列的不同子阵列块。 NAND器件通过首先形成具有分离的下选择栅极（51）的下选择栅极电平（50）形成，然后形成包含多个NAND串部分的多个存储器件级，该多个NAND串部分包括连续的网状控制栅电极（3），然后在具有分离的上选择栅极（61）的存储器件级上形成上选择栅极电平（60）。

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