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1. 发明申请

WO2017047284A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2017047284A1
公开(公告)日：2017-03-23
申请号：PCT/JP2016/073367
申请日：2016-08-08
申请人：富士電機株式会社
发明人：星　保幸 , 原田　祐一 , 椎木　崇
IPC分类号： H01L29/78 , H01L21/336 , H01L23/48 , H01L29/12
CPC分类号： H01L29/408 , H01L21/0465 , H01L21/0485 , H01L23/48 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/417 , H01L29/66068 , H01L29/7395 , H01L29/7811
摘要：半導体装置の、ゲート電極（７）とソース電極（８）を電気的に絶縁する層間絶縁膜（１３）は、ＢＰＳＧ膜（１００）、ＮＳＧ膜（１０１）が順に積層された構造を有する。また、層間絶縁膜（１３）は、ＢＰＳＧ膜（１００）、ＮＳＧ膜（１０１）、ＳｉＮ膜（１０２）が順に積層された構造を有する、または、ＢＰＳＧ膜（１００）、ＳｉＮ膜（１０２）、ＮＳＧ膜（１０１）が順に積層された構造を有する。このようにすることで、ピン状電極を半田で接合した半導体装置の信頼性を向上させることができる。
摘要翻译：在半导体装置中使栅电极（7）和源电极（8）彼此电绝缘的层间绝缘膜（13）具有层叠BPSG膜（100）和NSG膜（101）的结构按照规定。此外，层间绝缘膜（13）具有按照所述顺序层叠BPSG膜（100），NSG膜（101）和SiN膜（102）的结构，或者将BPSG 膜（100），SiN膜（102）和NSG膜（101）按照顺序层叠。通过采用这种结构，能够提高通过焊料对pin状电极进行接合的半导体装置的可靠性。

2. 发明申请

WO2016013471A1 半導体装置及び半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2016013471A1
公开(公告)日：2016-01-28
申请号：PCT/JP2015/070336
申请日：2015-07-15
申请人：富士電機株式会社
发明人：木下　明将 , 星　保幸 , 原田　祐一 , 酒井　善行 , 岩谷　将伸 , 呂　民雅
IPC分类号： H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
摘要：　半導体装置（１００）は、炭化珪素でできたｎ型の半導体基板（１）上に、ｎ型の半導体層（２）、ｐ型のベース領域（４）、ｎ型のソース領域（６）、ｐ型のコンタクト領域（７）、ゲート絶縁膜（９）、ゲート電極（１０）及びソース電極（１３）を有する。半導体装置（１００）は、半導体基板（１）の裏面にドレイン電極（１２）を有する。ゲート電極（１０）の表面上には、層間絶縁膜（１１）が設けられている。層間絶縁膜（１１）は、複数の層を有し、その複数の層のうちの少なくとも１層が窒化珪素膜（１１ｂ）でできている。このようにすることで半導体装置の特性の劣化を抑えることができる。また、製造時の工程数の増加を抑えることできる。
摘要翻译：该半导体器件（100）在由碳化硅形成的n型半导体衬底（1）上包括n型半导体层（2），p型基极区（4），n型源极区（ 6），p型接触区域（7），栅极绝缘膜（9），栅电极（10）和源电极（13）。该半导体器件（100）在半导体衬底（1）的背表面上包括漏电极（12）。在栅电极（10）的表面上设置层间绝缘膜（11）。层间绝缘膜（11）具有多层，多层中的至少一层由氮化硅膜（11b）形成。因此，可以抑制半导体器件的特性的劣化。此外，可以抑制制造过程中的步骤数量的增加。

3. 发明申请

WO2015118721A1 半導体装置及び半導体装置の製造方法审中-公开
标题翻译：半导体器件的半导体器件和制造方法
公开(公告)号：WO2015118721A1
公开(公告)日：2015-08-13
申请号：PCT/JP2014/076722
申请日：2014-10-06
申请人：トヨタ自動車株式会社 , 株式会社デンソー , 高谷秀史 , 斎藤順 , 添野明高 , 濱田公守 , 水野祥司 , 青井佐智子 , 渡辺行彦
发明人：高谷　秀史 , 斎藤　順 , 添野　明高 , 濱田　公守 , 水野　祥司 , 青井　佐智子 , 渡辺　行彦
IPC分类号： H01L29/12 , H01L29/06 , H01L29/78
CPC分类号： H01L29/7811 , H01L21/761 , H01L29/0615 , H01L29/0619 , H01L29/0623 , H01L29/0649 , H01L29/0661 , H01L29/1095 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7813
摘要：　複数のゲートトレンチが形成されている領域の周囲を一巡する終端トレンチと、終端トレンチの下端に接するｐ型の下端ｐ型領域と、外周側から終端トレンチに接しており、半導体基板の表面に露出しているｐ型の外周ｐ型領域と、外周ｐ型領域よりも外周側に形成されており、半導体基板の表面に露出しているｐ型の複数のガードリング領域と、外周ｐ型領域を複数のガードリング領域から分離しており、複数のガードリング領域を互いから分離しているｎ型の外周ｎ型領域を有する半導体装置。
摘要翻译：一种半导体器件，包括：终端沟槽，其在形成有多个栅极沟槽的区域周围通过一次; p型的下端p型区域，其与端接沟槽的下端接触; p型的外周p型区域，其与外周侧的终端沟槽接触，并暴露于半导体衬底的表面; 多个p型保护环区域，其形成为比外周p型区域更周边地外露，并且暴露于半导体衬底的表面; 以及n型的外周n型区域，其将外周p型区域与多个保护环区域隔离，并且将多个保护环区域彼此隔离。

4. 发明申请

WO2015098237A1 縦型半導体装置审中-公开
标题翻译：垂直型半导体器件
公开(公告)号：WO2015098237A1
公开(公告)日：2015-07-02
申请号：PCT/JP2014/077090
申请日：2014-10-09
申请人：トヨタ自動車株式会社 , 株式会社デンソー
发明人：青井　佐智子 , 渡辺　行彦 , 斎藤　順 , 鈴木　巨裕
IPC分类号： H01L29/78 , H01L29/06 , H01L29/12
CPC分类号： H01L29/0623 , H01L21/0415 , H01L29/0619 , H01L29/063 , H01L29/0634 , H01L29/0638 , H01L29/66068 , H01L29/7397 , H01L29/7811 , H01L29/7813
摘要：【課題】半導体装置２の周辺領域６の耐圧を高める。【解決手段】周辺領域６では、半導体基板の表面に臨む位置に、リサーフ領域３２とガードリング３０・・を形成し、さらにドリフト領域１４の中間深さにドリフト領域１４と反対導電型のフローティング領域４０を形成する。フローティング領域４０は、最内周のガードリング３０ａより内側の位置から半導体基板の外周８に向けて連続的に延びている。リサーフ領域３２とドリフト領域１４の界面から空乏層が広がるとともにドリフト領域１４とフローティング領域４０の界面からも空乏層が広がり、周辺領域６での耐圧が向上する。
摘要翻译： [问题]提高半导体器件（2）的周边区域（6）的电压公差。在周边区域（6）中，在与半导体基板的表面相对的位置形成有减小的表面场区域（32），保护环（30）等。在漂移区域（14）的中间深度处，形成有具有与漂移区域（14）相反的导电类型的浮动区域（40）。浮动区域（40）从最内圆周保护环（30a）向内朝向半导体衬底的外圆周（8）连续延伸。耗尽层从减小的表面场区域（32）和漂移区域（14）之间的边界延伸，并且耗尽层从漂移区域（14）和浮动区域（40）之间的边界延伸。由于这种结构，外围区域（6）的电压公差提高。

5. 发明申请

WO2015093190A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：WO2015093190A1
公开(公告)日：2015-06-25
申请号：PCT/JP2014/079995
申请日：2014-11-12
申请人：富士電機株式会社
发明人：内藤　達也
IPC分类号： H01L29/739 , H01L29/78
CPC分类号： H01L29/0696 , H01L21/26513 , H01L29/0619 , H01L29/063 , H01L29/0847 , H01L29/0865 , H01L29/167 , H01L29/36 , H01L29/402 , H01L29/4236 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7811 , H01L29/7813
摘要：　基板おもて面から深さ方向に所定の深さで、かつ基板おもて面に平行な方向に延びるストライプ状に複数のトレンチ５が設けられている。トレンチ５の内部には、ゲート絶縁膜６を介してゲート電極７が設けられている。トレンチ５によって分離されたメサ領域の基板おもて面側の表面層全体に、エミッタ電位のｐ型ベース領域３が設けられている。ｐ型ベース領域３の内部には、トレンチ５の長手方向に所定間隔でｎ + 型エミッタ領域４が分散して配置されている。基板裏面の表面層には、基板裏面側からｐ + 型コレクタ層１およびｎ + 型バッファ層１０が順に設けられている。ｎ + 型バッファ層１０の厚さｔ３は、ｎ - 型ドリフト層２の厚さｔ２とほぼ同じか、ｎ - 型ドリフト層２の厚さｔ２よりも厚い。このようにすることで、オン電圧を維持するとともに、スイッチング損失を低減することができる。
摘要翻译：多个沟槽（5）设置成条形形状，其在与基板前表面平行的方向上以与基板前表面相对的深度方向上的预定深度延伸。在每个沟槽（5）中，经由栅极绝缘膜（6）提供栅电极（7）。在通过沟槽（5）隔离的台面区域的整个基板前表面侧表面层上设置有发射极电位的p型基极区域（3）。在p型基极区域（3）中，n +型发射极区域（4）沿着沟槽（5）的长度方向以规定的间隔分散配置。基板背面的表面层从基板背面侧依次设置有p +型集电极层（1）和n +型缓冲层（10）。 n +型缓冲层（10）的厚度（t3）基本上等于n型漂移层（2）的厚度（t2）或大于n型漂移层（2）的厚度（t2）层（2）。因此，可以保持导通电压，并且可以降低开关损耗。

6. 发明申请

WO2015050792A1 VERTICAL TRENCH MOSFET DEVICE IN INTEGRATED POWER TECHNOLOGIES 审中-公开
标题翻译：集成电力技术中的垂直TRENCH MOSFET器件
公开(公告)号：WO2015050792A1
公开(公告)日：2015-04-09
申请号：PCT/US2014/057804
申请日：2014-09-26
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： MATHUR, Guru , DENISON, Marie , PENDHARKAR, Sameer
IPC分类号： H01L27/088 , H01L29/78
CPC分类号： H01L29/063 , H01L21/266 , H01L21/76232 , H01L21/823418 , H01L21/823456 , H01L27/088 , H01L29/0653 , H01L29/0878 , H01L29/0882 , H01L29/1095 , H01L29/407 , H01L29/42368 , H01L29/4238 , H01L29/66734 , H01L29/7809 , H01L29/7811 , H01L29/7813
摘要： In described examples, a semiconductor device (100) having a vertical drain extended MOS transistor (110) may be formed by forming deep trench structures (104) to define at least one vertical drift region (108) bounded on at least two opposite sides by the deep trench structures (104). The deep trench structures (104) include dielectric liners (124). The deep trench structures (104) are spaced to form RESURF regions for the drift region (108). Vertical gates (114) are formed in vertically oriented gate trenches in the dielectric liners (124) of the deep trench structures (104), abutting the vertical drift regions (108). A body implant mask for implanting dopants for the transistor body (118) is also used as an etch mask for forming the vertically oriented gate trenches in the dielectric liners (124).
摘要翻译：在所述示例中，可以通过形成深沟槽结构（104）形成具有垂直漏极延伸MOS晶体管（110）的半导体器件（100），以限定至少一个垂直漂移区域（108），所述至少一个垂直漂移区域深沟槽结构（104）。深沟槽结构（104）包括电介质衬垫（124）。深沟槽结构（104）被间隔开以形成用于漂移区（108）的RESURF区域。垂直栅极（114）形成在深沟槽结构（104）的电介质衬垫（124）中的垂直取向的栅极沟槽中，邻接垂直漂移区（108）。用于注入用于晶体管本体（118）的掺杂剂的物体注入掩模也用作用于在电介质衬垫（124）中形成垂直取向的栅极沟槽的蚀刻掩模。

7. 发明申请

WO2015028838A1 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREFOR 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2015028838A1
公开(公告)日：2015-03-05
申请号：PCT/IB2013/002209
申请日：2013-08-27
申请人： FREESCALE SEMICONDUCTOR, INC. , STEFANOV, Evgueniy , DE FRESART, Edouard , DUPUY, Philippe
发明人： STEFANOV, Evgueniy , DE FRESART, Edouard , DUPUY, Philippe
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7811 , H01L27/088 , H01L29/0642 , H01L29/086 , H01L29/0865 , H01L29/0882 , H01L29/1095 , H01L29/404 , H01L29/407 , H01L29/4236 , H01L29/42376 , H01L29/66734 , H01L29/7813
摘要： A semiconductor device (100) comprises a first contact layer (102), a first drift layer (106) adjacent the first contact layer (102), a buried body layer (108) adjacent the first drift layer (106) and a second contact layer (112). A first vertical trench (114) and a second vertical trench (116) are provided, the first and second vertical trenches (114, 116, 118, 120) being spaced with respect to each other and extending from the second contact layer (112) to substantially beyond the buried body layer (108). A second drift layer (110) is also provided and sandwiched between the buried body layer (108) and the second contact layer (112).
摘要翻译：半导体器件（100）包括第一接触层（102），与第一接触层（102）相邻的第一漂移层（106），与第一漂移层（106）相邻的掩埋体层（108）层（112）。提供第一垂直沟槽（114）和第二垂直沟槽（116），所述第一和第二垂直沟槽（114,116,118,120）相对于彼此间隔开并且从所述第二接触层（112）延伸，基本上超过掩埋体层（108）。还提供第二漂移层（110）并夹在掩埋体层（108）和第二接触层（112）之间。

8. 发明申请

WO2015015934A1 ワイドバンドギャップ半導体装置审中-公开
标题翻译：宽带半导体元件
公开(公告)号：WO2015015934A1
公开(公告)日：2015-02-05
申请号：PCT/JP2014/066113
申请日：2014-06-18
申请人：住友電気工業株式会社
发明人：増田　健良
IPC分类号： H01L29/78 , H01L21/28 , H01L21/336 , H01L29/06 , H01L29/12
CPC分类号： H01L29/7811 , H01L29/045 , H01L29/0611 , H01L29/0615 , H01L29/0619 , H01L29/1608 , H01L29/4236 , H01L29/66068 , H01L29/7813
摘要：　主面（上部表面Ｐ２）を有し、ワイドバンドギャップ半導体からなる半導体基板（エピタキシャル基板２０）を備え、半導体基板（２０）は、半導体基板（２０）に形成されたデバイス領域（２０Ｅ）と、デバイス領域（２０Ｅ）を囲むように形成された周辺領域（２０Ｔ）とを含む。周辺領域（２０Ｔ）において、半導体基板（２０）は、第１の導電型を有する第１の半導体領域（ドリフト層２１）と、第１の半導体領域（ドリフト層２１）上に形成され、主面（Ｐ２）を有し、第１の導電型と異なる第２の導電型を有する第２の半導体領域（電界緩和領域２５）とを含む。周辺領域（２０Ｔ）の最外周において、半導体基板（２０）は、デバイス領域（２０Ｅ）を環状に囲む複数の段差部（７１）を有しており、第２の半導体領域は、段差部（７１）に沿うように形成されている。
摘要翻译：该宽带隙半导体元件设置有具有主表面（顶表面（P2））并且包括宽带隙半导体的半导体衬底（外延衬底（20））。所述半导体衬底（20）具有围绕所述器件区域（20E）的器件区域（20E）和周围区域（20T）。在周边区域（20T）中，半导体衬底（20）具有第一半导体区域（漂移层（21）），其具有第一导电类型和第二半导体区域（场限制区域（25）），其形成在第一半导体区域（漂移层（21））的顶部具有主表面（P2），并且具有与第一导电类型不同的第二导电类型。在周边区域（20T）的最外侧部分，半导体衬底（20）具有围绕器件区域（20E）形成环的多个台阶（71）。形成第二半导体区域以便遵循所述步骤（71）的轮廓。

9. 发明申请

WO2015008458A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015008458A1
公开(公告)日：2015-01-22
申请号：PCT/JP2014/003649
申请日：2014-07-09
申请人：富士電機株式会社
发明人：吉川　功
IPC分类号： H01L29/78 , H01L29/06 , H01L29/739
CPC分类号： H01L29/7811 , H01L29/0619 , H01L29/0834 , H01L29/1095 , H01L29/36 , H01L29/7395 , H01L29/7397 , H01L29/7813
摘要：　半導体装置は、第１導電型のドリフト領域（１）と、ドリフト領域の第１主面に選択的に設けられた第２導電型のチャネル形成領域（２）と、チャネル形成領域の上部に選択的に設けられた第１導電型の第１主電極領域（３）と、ドリフト領域の第２主面に設けられた第２導電型の第２主電極領域（１０）と、チャネル形成領域の下のドリフト領域にチャネル形成領域から離れて設けられた第１導電型の高濃度領域（５）とを備えている。そして、高濃度領域は、ドリフト領域よりも高い不純物濃度であり、かつ、高濃度領域中の第１導電型不純物の総不純物量が２．０×１０１２ｃｍ－２以下となる不純物濃度を有する。
摘要翻译：该半导体器件具有：具有第一导电类型的漂移区域（1）; 具有第二导电类型的沟道形成区域（2），并选择性地设置在漂移区域的第一主表面上; 具有第一导电类型并且选择性地设置在沟道形成区域的顶部的第一初级电极区域（3）具有第二导电类型并提供给漂移区的第二主表面的第二主电极区域（10）; 和具有第一导电类型的高浓度区域（5），并且从沟道形成区域向通道形成区域下方的漂移区域提供分离。此外，高浓度区域的杂质浓度高于漂移区域，并且具有使高浓度区域内的第一导电类型的杂质的总量不大于2.0×10 12 cm -2的杂质浓度。

10. 发明申请

WO2015005010A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2015005010A1
公开(公告)日：2015-01-15
申请号：PCT/JP2014/064112
申请日：2014-05-28
申请人：住友電気工業株式会社
发明人：酒井　光彦
IPC分类号： H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
CPC分类号： H01L29/1608 , H01L21/02164 , H01L21/0217 , H01L21/0475 , H01L21/0485 , H01L21/78 , H01L23/291 , H01L23/3171 , H01L23/3185 , H01L23/3192 , H01L29/0615 , H01L29/0619 , H01L29/0638 , H01L29/0657 , H01L29/66068 , H01L29/7395 , H01L29/7802 , H01L29/7811 , H01L29/872 , H01L2924/0002 , H01L2924/00
摘要：　上部表面（１０ａ）と、上部表面（１０ａ）と交差する端面（５ｃ）とを有する半導体層（１０）と、上部表面（１０ａ）上に形成され、半導体層（１０）と電気的に接続されている上部電極（ソース電極１６）と、上部表面（１０ａ）の少なくとも一部上から端面（５ｃ）の少なくとも一部上にまで延びる保護膜（１）とを備える。
摘要翻译：本发明提供有上表面（10a），具有与上表面（10a）相交的端面（5c）的半导体层（10），形成在上表面（10a）上的上电极（源电极） 10a）并且电连接到半导体层（10），以及保护膜（1），其至少部分地从上层（10a）上方至少部分地在端面（5c）上方延伸。

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