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1. 发明申请

WO2017064949A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和制造半导体器件的方法
公开(公告)号：WO2017064949A1
公开(公告)日：2017-04-20
申请号：PCT/JP2016/076419
申请日：2016-09-08
申请人：富士電機株式会社 , 国立研究開発法人産業技術総合研究所
发明人：木下　明将 , 原田　信介 , 田中　保宣
IPC分类号： H01L29/78 , H01L29/06 , H01L29/12
CPC分类号： H01L29/7813 , H01L21/02378 , H01L21/02529 , H01L21/02634 , H01L21/0274 , H01L21/0465 , H01L21/0475 , H01L21/0485 , H01L21/049 , H01L29/06 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/167 , H01L29/36 , H01L29/41741 , H01L29/4236 , H01L29/45 , H01L29/66068 , H01L29/66734 , H01L29/78
摘要：炭化珪素半導体基体の第１主面側には、トレンチ（１６）が形成され、第２導電型の第２ベース領域（４）は、トレンチ（１６）と深さ方向に対向する位置に配置され、第２導電型の第２ベース領域（４）のドレイン電極（１３）側端部、および、第２導電型の第１ベース領域（３）のドレイン電極（１３）側端部は、第１導電型の領域（５）のドレイン電極（１３）側端部のよりも深い位置に達する。このようにすることで、トレンチ底部のゲート絶縁膜の電界強度を緩和させ、活性部の耐電圧を抑えることにより耐圧構造部の耐電圧設計を容易にすることができる。また、このような半導体装置を、簡易な製造方法で形成することができる。
摘要翻译：的第一主表面侧上的
碳化硅半导体衬底上形成沟槽（16），第二导电型的第二基极区域（4）具有一深度沟槽（16）被设置在相对的方向上的位置，所述漏电极的第二导电类型（4）的所述第二基极区域（13）的侧端部，以及第二导电类型（3）的第一基极区域的漏极电极（13 ）端部到达的位置比漏极电极的第一导电型区域（5（13）的侧端部）较深。以这种方式，以减少沟槽底部的栅极绝缘膜的电场强度，能够通过抑制活性部分的耐受电压，以便于耐压结构部分的耐受电压的设计。另外，这种半导体器件可以通过简单的制造方法形成。

2. 发明申请

WO2016031439A1 炭化珪素半導体装置およびその製造方法审中-公开
标题翻译：硅碳化硅半导体器件及其制造方法
公开(公告)号：WO2016031439A1
公开(公告)日：2016-03-03
申请号：PCT/JP2015/070845
申请日：2015-07-22
申请人：住友電気工業株式会社
发明人：和田　圭司 , 西口　太郎 , 日吉　透 , 堀井　拓 , 内田　光亮
IPC分类号： H01L21/336 , H01L21/20 , H01L29/12 , H01L29/78
CPC分类号： H01L29/7396 , C30B25/20 , C30B29/36 , H01L21/02378 , H01L21/02433 , H01L21/02529 , H01L21/02576 , H01L21/0262 , H01L21/0475 , H01L29/045 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/4916 , H01L29/7395 , H01L29/78 , H01L29/7802
摘要：　炭化珪素エピタキシャル層（１２０）は、第１導電型を有する第１不純物領域（６１）と、第１不純物領域（６１）に接して設けられ、かつ第１導電型とは異なる第２導電型を有する第２不純物領域（６２）と、第２不純物領域（６２）によって第１不純物領域（６１）から隔てられ、かつ第１導電型を有する第３不純物領域（６３）とを含む。ゲート絶縁膜（５７）は、第１不純物領域（６１）と、第２不純物領域（６２）と、第３不純物領域（６３）とに接する。ゲート絶縁膜（５７）と接する第１不純物領域（６１）の表面（１６１）には、表面（１６１）に沿って一方向に延びるとともに、一方向における幅が一方向に垂直な方向における幅の２倍以上であり、かつ、表面（１６１）からの最大深さが１０ｎｍ以下である溝部が形成されている。
摘要翻译：碳化硅外延层（120）包括第一导电类型的第一杂质区（61），与第一导电类型不同的第二导电类型的第二杂质区（62）与第一杂质区（61）接触，第三杂质区（63）由第二杂质区（62）与第一杂质区（61）分离。栅极绝缘膜（57）与第一杂质区（61），第二杂质区（62）和第三杂质区（63）接触。在第一杂质区域（61）的表面（161）上，与栅极绝缘膜（57）接触的表面形成有沿着表面（161）沿一个方向延伸的槽，该沟槽沿一个方向是在垂直于一个方向的方向上的宽度的至少两倍，并且具有距离表面（161）的最大深度为10nm或更小。

3. 发明申请

WO2015005010A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2015005010A1
公开(公告)日：2015-01-15
申请号：PCT/JP2014/064112
申请日：2014-05-28
申请人：住友電気工業株式会社
发明人：酒井　光彦
IPC分类号： H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
CPC分类号： H01L29/1608 , H01L21/02164 , H01L21/0217 , H01L21/0475 , H01L21/0485 , H01L21/78 , H01L23/291 , H01L23/3171 , H01L23/3185 , H01L23/3192 , H01L29/0615 , H01L29/0619 , H01L29/0638 , H01L29/0657 , H01L29/66068 , H01L29/7395 , H01L29/7802 , H01L29/7811 , H01L29/872 , H01L2924/0002 , H01L2924/00
摘要：　上部表面（１０ａ）と、上部表面（１０ａ）と交差する端面（５ｃ）とを有する半導体層（１０）と、上部表面（１０ａ）上に形成され、半導体層（１０）と電気的に接続されている上部電極（ソース電極１６）と、上部表面（１０ａ）の少なくとも一部上から端面（５ｃ）の少なくとも一部上にまで延びる保護膜（１）とを備える。
摘要翻译：本发明提供有上表面（10a），具有与上表面（10a）相交的端面（5c）的半导体层（10），形成在上表面（10a）上的上电极（源电极） 10a）并且电连接到半导体层（10），以及保护膜（1），其至少部分地从上层（10a）上方至少部分地在端面（5c）上方延伸。

4. 发明申请

WO2014199614A1 ＳｉＣ半導体素子の製造方法审中-公开
标题翻译：制造硅碳化硅半导体元件的方法
公开(公告)号：WO2014199614A1
公开(公告)日：2014-12-18
申请号：PCT/JP2014/003048
申请日：2014-06-06
申请人：学校法人関西学院
发明人：金子　忠昭 , 大谷　昇 , 萩原　健太
IPC分类号： H01L21/28 , C30B19/12 , C30B25/20 , C30B29/36 , C30B31/22 , C30B33/12 , H01L21/20 , H01L21/205 , H01L21/265 , H01L21/302 , H01L21/304
CPC分类号： H01L21/02529 , C30B29/36 , C30B31/22 , H01L21/02019 , H01L21/02378 , H01L21/02433 , H01L21/0262 , H01L21/02623 , H01L21/02658 , H01L21/0415 , H01L21/046 , H01L21/0475 , H01L21/0485 , H01L21/049 , H01L21/302 , H01L21/30625 , H01L21/3065 , H01L21/324 , H01L21/67109 , H01L21/67757 , H01L21/68764 , H01L21/68771 , H01L29/045 , H01L29/1608
摘要：　この半導体素子の製造方法では、基板（７０）に機械的研磨を行うことで生じた変質層を、当該基板（７０）をＳｉ蒸気圧下で加熱することで除去する。その後、エピタキシャル層形成工程、イオン注入工程、イオン活性化工程、及び第２除去工程を行う。第２除去工程では、イオン活性化工程が行われた基板（７０）の表面のイオン注入不足部分、及び、マクロステップバンチングを、当該基板（７０）をＳｉ蒸気圧下で加熱することで除去する。その後、基板（７０）に電極を形成する電極形成工程を行う。
摘要翻译：在该半导体元件的制造方法中，通过在硅蒸汽压力的存在下加热所述基板（70）来除去对基板（70）进行机械研磨而制造的改性层。然后进行外延层形成步骤，离子注入步骤，离子激活步骤和第二去除步骤。在第二去除步骤中，在离子激活步骤之后，通过在硅蒸汽压力的存在下加热衬底（70）来去除衬底（70）的表面的宏步骤聚束和离子注入缺陷部分。之后，进行在基板（70）上形成电极的电极形成工序。

5. 发明申请

WO2014156394A1 炭化珪素エピタキシャルウエハ、同ウエハの製造方法、及び同ウエハの製造装置、並びに炭化珪素半導体素子审中-公开
标题翻译：硅碳化硅外延层，制造碳化硅外延层的方法，制造碳化硅外延层的装置和碳化硅半导体元件
公开(公告)号：WO2014156394A1
公开(公告)日：2014-10-02
申请号：PCT/JP2014/054073
申请日：2014-02-20
申请人：独立行政法人産業技術総合研究所
发明人：升本　恵子 , 児島　一聡 , 田村　謙太郎
IPC分类号： C30B29/36 , C23C16/42 , C30B25/20 , H01L21/20 , H01L21/205
CPC分类号： C30B25/186 , C30B25/20 , C30B29/36 , H01L21/02378 , H01L21/02433 , H01L21/02529 , H01L21/0262 , H01L21/02658 , H01L21/0475 , H01L21/3065 , H01L28/00 , H01L29/04 , H01L29/045 , H01L29/1608
摘要：【課題】低オフ角の炭化珪素基板に対し、水素エッチング時に発生する基底面転位（ＢＰＤ）に起因するジャイアントステップバンチング（ＧＳＢ）の発生を抑制して、エピタキシャル成長層の表面欠陥密度を低減し、信頼性の高い炭化珪素半導体素子を形成可能な炭化珪素エピタキシャルウエハ、同ウエハの製造方法、及び同ウエハの製造装置、並びに同ウエハを有する炭化珪素半導体素子を提供すること。【解決手段】本発明の炭化珪素エピタキシャルウエハは、α型の結晶構造を有し、（０００１）Ｓｉ面を０°よりも大きく５°未満傾斜させた炭化珪素基板上にエピタキシャル成長層が配される炭化珪素エピタキシャルウエハであって、前記炭化珪素基板の基板表面における基底面転位に起因するジャイアントステップバンチングに基づく前記エピタキシャル成長層の表面欠陥密度が、２０個／ｃｍ２以下であることを特徴とする。
摘要翻译：提供一种碳化硅外延晶片，制造碳化硅外延晶片的方法以及用于制造碳化硅外延晶片的器件，其中，对于具有低偏角的碳化硅，发生巨型在氢蚀刻期间由基底位错（BPD）引起的步骤聚束（GSB）被最小化，外延生长层的表面缺陷密度降低，并且可以形成高可靠性的碳化硅半导体元件; 以及具有碳化硅外延晶片的碳化硅半导体元件。 [解决方案]该碳化硅外延晶片具有α型晶体结构，并且具有设置在碳化硅衬底上的外延生长层，其中（0001）Si表面以大于0°且小于5°的角度倾斜，硅其特征在于，基于在碳化硅衬底的表面处的基面位错引起的巨大步骤聚束的外延生长层的表面缺陷密度不大于每cm 2 20。

6. 发明申请

WO2014037628A1 PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP A JONCTION JFET 审中-公开
标题翻译：产生场效应晶体管（JFET）的方法
公开(公告)号：WO2014037628A1
公开(公告)日：2014-03-13
申请号：PCT/FR2012/051983
申请日：2012-09-05
申请人： INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE LYON , UNIVERSITE CLAUDE BERNARD LYON 1 , CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS) , ECOLE CENTRALE DE LYON , CONSEJO SUPERIOR DE INVESTIGATIONES CIENTIFICAS , TOURNIER, Dominique , CHEVALIER, Florian , GODIGNON, Philippe , MILLAN, José
发明人： TOURNIER, Dominique , CHEVALIER, Florian , GODIGNON, Philippe , MILLAN, José
IPC分类号： H01L29/808 , H01L21/04
CPC分类号： H01L29/66068 , H01L21/02532 , H01L21/02595 , H01L21/0465 , H01L21/0475 , H01L29/1608 , H01L29/2003 , H01L29/42316 , H01L29/66916 , H01L29/66924 , H01L29/8083
摘要： L'invention concerne un procédé de fabrication d'un transistor à effet de champ de type à grille en tranchée comprenant : • - la formation (110) d'au moins une tranchée (11, 12, 13) dans un substrat semi-conducteur (1) d'un premier type de conductivité, ledit substrat comprenant deux faces opposées dite face avant et face arrière, • - l'implantation primaire (120) d'ions ayant un deuxième type de conductivité de sorte à implanter chaque tranchée du substrat pour former une région active de grille, • - le dépôt (160) d'une couche de silicium poly-cristallin du deuxième type de conductivité sur la région active de grille implantée, • - l'oxydation (160) de la couche de silicium poly-cristallin, et • - la métallisation (180) du substrat sur ses faces avant et arrière pour former des régions actives de source et de drain.
摘要翻译：本发明涉及一种制造具有沟槽栅的场效应晶体管的方法，包括： - 在具有第一类导电性的半导体衬底（1）中形成（110）至少一个沟槽（11,12,13），所述衬底包括两个相对的面，称为前面和后面。 - 具有第二类型导电性的离子的主注入（120），以便植入衬底的每个沟槽以形成有源栅极区域。 - 在植入的有源栅极区域上沉积具有第二类型导电性的多晶硅层（160）。 - 多晶硅层的氧化（160），以及。 - 衬底在其前表面和后表面上的金属化（180），以形成有源源极和漏极区域。

7. 发明申请

WO2013187019A1 炭化珪素半導体装置およびその製造方法审中-公开
标题翻译：硅碳化硅半导体器件及其制造方法
公开(公告)号：WO2013187019A1
公开(公告)日：2013-12-19
申请号：PCT/JP2013/003547
申请日：2013-06-06
申请人：株式会社デンソー , トヨタ自動車株式会社 , 千田和身
发明人：千田　和身 , 竹内　有一 , 副島　成雅 , 渡辺　行彦
IPC分类号： H01L21/336 , H01L29/06 , H01L29/12 , H01L29/78
CPC分类号： H01L29/66068 , H01L21/02529 , H01L21/0455 , H01L21/0475 , H01L21/049 , H01L21/3065 , H01L29/045 , H01L29/0619 , H01L29/0623 , H01L29/0661 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/4236 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7811 , H01L29/7813 , H01L29/7827
摘要：　ＳｉＣ半導体装置の製造方法において、トレンチ（６）内にｐ型層（３１）をエピタキシャル成長によって形成したのち、水素エッチングによってｐ型層（３１）をトレンチ（６）の底部および両先端部にのみ残すことでｐ型ＳｉＣ層（７）を形成する。つまり、ｐ型層（３１）のうちトレンチ（６）の側面に形成された部分を取り除く。これにより、斜めイオン注入によらずにｐ型ＳｉＣ層（７）を形成できる。このため、斜めイオン注入が別途必要にならないため、イオン注入装置に移動させるなど製造工程が煩雑になることを抑制でき、製造コストを抑えられる。また、イオン注入による欠陥ダメージも無いため、ドレインリークを抑制できるし、確実にトレンチ（６）の側面にｐ型ＳｉＣ層（７）が残ることを防止することが可能となる。よって、高耐圧と高スイッチングスピードの両立を図ることができるＳｉＣ半導体装置を製造できる。
摘要翻译：制造SiC半导体器件的方法包括：通过外延生长在沟槽（6）内形成p型层（31）然后通过氢蚀刻将p型层（31）仅留在沟槽（6）的底部和两个前端部分上形成p型SiC层（7）。也就是说，已经形成在沟槽（6）的侧表面上的p型层（31）的部分被去除。以这种方式，可以不依赖于倾斜离子注入来形成p型SiC层（7）。因为不需要单独进行斜离子注入，所以可以抑制生产步骤的复杂化，例如移动离子注入装置，并降低生产成本。此外，由于由于离子注入引起的缺陷不会造成损坏，因此可以抑制漏极泄漏并且可靠地防止p型SiC层（7）残留在沟槽（6）的侧表面上。因此，可以制造能够实现高电阻和高开关速度的SiC半导体器件。

8. 发明申请

WO2013146327A1 炭化珪素半導体素子の製造方法审中-公开
标题翻译：碳化硅半导体元件的制造方法
公开(公告)号：WO2013146327A1
公开(公告)日：2013-10-03
申请号：PCT/JP2013/057313
申请日：2013-03-14
申请人：富士電機株式会社 , 独立行政法人産業技術総合研究所
发明人：後藤　雅秀 , 福田　憲司 , 岩室　憲幸
IPC分类号： H01L21/28
CPC分类号： H01L29/66068 , H01L21/0475 , H01L21/0485 , H01L21/3065 , H01L21/3081 , H01L29/1606 , H01L29/1608 , H01L29/43 , H01L29/45 , H01L29/66053
摘要：　まず、炭化珪素基板（１）の裏面に、炭化珪素基板の裏面を完全に被覆してしまわない程度の厚みの第１の金属層（３）を形成する。次に、第１の金属層（３）をマスクとして炭化珪素基板（１）の裏面をドライエッチングすることにより、炭化珪素基板（１）の裏面に多数の孔（４）を穿つ。次に、第１の金属層（３）上及び多数の孔（４）の内部を含む炭化珪素基板（１）の裏面上にオーミック電極を構成する第２の金属層を形成する。これにより、炭化珪素基板裏面のオーミック電極を低温で形成することができ、かつオーミック電極と炭化珪素半導体とのコンタクト抵抗を低抵抗化させることができる。
摘要翻译：首先，在碳化硅基板（1）的背面形成有不完全覆盖碳化硅基板背面的厚度的第一金属层（3）。接下来，通过使用第一金属层（3）作为掩模，在碳化硅衬底（1）的背面制造许多孔（4），以干蚀刻碳化硅衬底（1）的背面。接下来，在碳化硅衬底（1）的背侧形成构成欧姆电极的第二金属层，并且包括第一金属层（3）的顶部和多个孔（4）的内部，。通过该方法，能够在低温下形成碳化硅衬底背面的欧姆电极，能够降低欧姆电极与碳化硅半导体之间的接触电阻。

9. 发明申请

WO2013077089A1 炭化珪素半導体装置の製造方法审中-公开
标题翻译：制造碳化硅半导体器件的方法
公开(公告)号：WO2013077089A1
公开(公告)日：2013-05-30
申请号：PCT/JP2012/075516
申请日：2012-10-02
申请人：住友電気工業株式会社 , 国立大学法人奈良先端科学技術大学院大学
发明人：増田　健良 , 畑山　智亮
IPC分类号： H01L21/336 , H01L21/205 , H01L21/302 , H01L21/3065 , H01L21/329 , H01L29/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L29/8613 , H01L21/02529 , H01L21/02576 , H01L21/0262 , H01L21/0475 , H01L21/3065 , H01L21/3083 , H01L29/045 , H01L29/06 , H01L29/0615 , H01L29/0619 , H01L29/0623 , H01L29/0661 , H01L29/12 , H01L29/1608 , H01L29/4236 , H01L29/4238 , H01L29/66068 , H01L29/739 , H01L29/78 , H01L29/7813 , H01L29/861 , H01L29/868 , Y10S438/931
摘要：　基板（１）上に、主表面が設けられた炭化珪素層（１９）が形成される。炭化珪素層（１９）の主表面の一部を覆うマスク（１７）が形成される。主表面に対して傾斜した側面（ＳＳ）が炭化珪素層（１９）に設けられるように、マスク（１７）が形成された炭化珪素層（１９）の主表面に対して、塩素系ガスを用いた熱エッチングが行われる。熱エッチングを行う工程は、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。
摘要翻译：在基板（1）上形成设置有主表面的碳化硅层（19）。形成覆盖碳化硅层（19）的主表面的一部分的掩模（17）。在碳化硅层（19）的主表面上进行热蚀刻，使用氯气形成掩模（17），以提供侧表面（SS），其相对于主表面，到碳化硅层（19）。进行热蚀刻的步骤是在氯气的分压不大于50％的气氛中进行的。

10. 发明申请

WO2013042497A1 プラズマエッチング方法审中-公开
标题翻译：等离子体蚀刻法
公开(公告)号：WO2013042497A1
公开(公告)日：2013-03-28
申请号：PCT/JP2012/070832
申请日：2012-08-16
申请人： SPPテクノロジーズ株式会社 , 池本尚弥 , 村上彰一
发明人：池本　尚弥 , 村上　彰一
IPC分类号： H01L21/3065
CPC分类号： H01L21/3065 , H01L21/0475 , H01L21/3081 , H01L29/1608
摘要：　本発明は、ワイドギャップ半導体基板にテーパ状の凹部を形成することができるプラズマエッチング方法に関する。このプラズマエッチング方法は、まず、ワイドギャップ半導体基板Ｋの表面に開口部を有したマスクＭを形成する。そして、マスクＭが形成されたワイドギャップ半導体基板Ｋを基台に載置し、当該ワイドギャップ半導体基板Ｋを２００℃以上に加熱した後、処理チャンバ内に供給されたエッチングガス及び保護膜形成ガスをプラズマ化するとともに、基台にバイアス電位を与え、プラズマ化されたエッチングガスによるワイドギャップ半導体基板Ｋのエッチングと、プラズマ化された保護膜形成ガスによる保護膜の形成とを並行して行い、保護膜によって保護しつつ、炭化ケイ素基板Ｋのエッチングを進行させ、炭化ケイ素基板Ｋにテーパ状の凹部を形成する。
摘要翻译：本发明涉及一种能够在宽间隙半导体衬底中形成锥形凹部的等离子体蚀刻方法。在等离子体蚀刻方法中，首先，在宽间隙半导体衬底（K）的表面上形成具有开口的掩模（M）。然后，将其上形成有掩模（M）的宽间隙半导体衬底（K）放置在基底上，将宽间隙半导体衬底（K）加热至200℃或更高，并且提供蚀刻气体和保护膜形成气体进入处理室被转换为等离子体，同时将偏置电位施加到基底。由此，将转换为等离子体的蚀刻气体的宽间隙半导体衬底（K）的蚀刻与形成等离子体保护膜形成气体的保护膜的形成并行进行。因此，通过驱动碳化硅衬底（K）的蚀刻，同时用保护膜保护锥形凹部，形成在碳化硅衬底（K）中。

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