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1. 发明申请

WO2017186788A1 INSULATED GATE BIPOLAR TRANSISTOR AND METHOD FOR MANUFACTURING SUCH AN INSULATED GATE BIPOLAR TRANSISTOR 审中-公开
标题翻译：绝缘栅双极晶体管及制造这种绝缘栅双极型晶体管的方法
公开(公告)号：WO2017186788A1
公开(公告)日：2017-11-02
申请号：PCT/EP2017/059921
申请日：2017-04-26
申请人： ABB SCHWEIZ AG
发明人： KOPTA, Arnost , CORVASCE, Chiara , RAHIMO, Munaf , MATTHIAS, Sven , JANISCH, Wolfgang
IPC分类号： H01L29/739 , H01L29/66 , H01L29/08
CPC分类号： H01L29/7397 , H01L29/0834 , H01L29/36 , H01L29/66348
摘要： An insulated gate bipolar is produced, wherein the following steps are performed: (a) providing a lowly n doped substrate (1) having an emitter side (20) and a collector side (27), (b) forming n and p doped layers on the emitter side (20), (c) thinning the substrate (1) on the collector side (27), (d) implanting an n first dopant (82) on the collector side (27) into a depth of at most 2 µm, (e) forming a first buffer layer (8) by annealing the first dopant (82), (f) applying a surface layer comprising an n second dopant on top of the collector side (27), (g) forming a second buffer layer (9) by annealing the second dopant, wherein the second buffer layer (9) having a lower maximum doping concentration than the first buffer layer (8), (h) applying a p third dopant at the collector side (27), (i) forming a collector layer (6) by annealing the third dopant.
摘要翻译：制造绝缘栅双极，其中执行以下步骤：（a）提供具有发射极侧（20）和集电极侧（27）的低n掺杂衬底（1），（ b）在发射极侧（20）上形成n和p掺杂层，（c）在集电极侧（27）上薄化衬底（1），（d）在集电极侧（27）注入n第一掺杂剂）沉积到最多2微米的深度，（e）通过对第一掺杂剂（82）进行退火形成第一缓冲层（8），（f）将包含n第二掺杂剂的表面层施加在集电极侧（g）通过退火所述第二掺杂剂来形成第二缓冲层（9），其中所述第二缓冲层（9）具有比所述第一缓冲层（8）更低的最大掺杂浓度，（h）掺杂剂在集电极侧（27），（i）通过退火第三掺杂剂形成集电极层（6）。

2. 发明申请

WO2017130374A1 パワー半導体装置及びパワー半導体装置の製造方法审中-公开
标题翻译：功率半导体器件和制造功率半导体器件的方法
公开(公告)号：WO2017130374A1
公开(公告)日：2017-08-03
申请号：PCT/JP2016/052631
申请日：2016-01-29
申请人：新電元工業株式会社
发明人：新井　大輔 , 北田　瑞枝 , 浅田　毅 , 山口　武司 , 鈴木　教章
IPC分类号： H01L29/78
CPC分类号： H01L29/7813 , H01L29/0634 , H01L29/41766 , H01L29/6634 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7397
摘要：　本発明のパワー半導体装置１００は、低抵抗半導体層１１２と、ｎ－型のドリフト層１１４と、ｐ型のベース領域１１６と、複数のトレンチ１１８と、ゲート絶縁膜１２０と、ゲート電極１２２と、ｎ＋型のソース領域１２４と、層間絶縁膜１２６と、互いに隣接する２つのトレンチ１１８の間にそれぞれ２本以上形成されたコンタクトホール１２８と、コンタクトホール１２８のそれぞれの内部に金属が充填されてなる金属プラグ１３０と、金属プラグ１３０の底面に接触してなるｐ＋型拡散領域１３２と、層間絶縁膜１２６上に形成され、金属プラグ１３０を介してベース領域１１６、ソース領域１２４及びｐ＋型拡散領域１３２に電気的に接続されたソース電極１３４とを備える。　本発明によれば、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置を提供することができる。
摘要翻译：本发明的功率半导体器件100包括低电阻半导体层112，n型漂移层114，p型基极区域116，在沟槽118，栅绝缘膜120，栅电极122，n +型源极区124，层间绝缘膜126和两个相邻的沟槽118之间形成两个沟槽118 由此形成的接触孔128和接触孔128填充有金属，金属塞130和与金属插塞130的底表面接触的p +型扩散区 132，形成在层间绝缘膜126上并通过金属插塞130电连接到基极区域116，源极区域124和p +型扩散区域132的源电极134 配备了。根据本发明，能够提供满足电子设备的低成本化和小型化的要求，并且具有高击穿容限的功率半导体装置。

3. 发明申请

WO2017007584A1 SEMICONDUCTOR DEVICE WITH NON-UNIFORM TRENCH OXIDE LAYER 审中-公开
标题翻译：具有非均匀三氧化钛层的半导体器件
公开(公告)号：WO2017007584A1
公开(公告)日：2017-01-12
申请号：PCT/US2016/037815
申请日：2016-06-16
申请人： VISHAY-SILICONIX
发明人： PARK, Chanho , SHIBIB, Ayman , TERRIL, Kyle
IPC分类号： H01L29/78 , H01L29/423 , H01L21/02
CPC分类号： H01L29/7802 , H01L29/086 , H01L29/0865 , H01L29/0878 , H01L29/1095 , H01L29/36 , H01L29/404 , H01L29/407 , H01L29/41741 , H01L29/41766 , H01L29/66348 , H01L29/66712 , H01L29/66734 , H01L29/7397 , H01L29/7813 , H01L29/872
摘要： A semiconductor device includes a trench formed in an epitaxial layer and an oxide layer that lines the sidewalls of the trench. The thickness of the oxide layer is non-uniform, so that the thickness of the oxide layer toward the top of the trench is thinner than it is toward the bottom of the trench. The epitaxial layer can have a non-uniform dopant concentration, where the dopant concentration varies according to the thickness of the oxide layer.
摘要翻译：半导体器件包括形成在外延层中的沟槽和对沟槽的侧壁进行排列的氧化物层。氧化物层的厚度不均匀，使得朝向沟槽顶部的氧化物层的厚度比向沟槽底部的厚度薄。外延层可以具有不均匀的掺杂剂浓度，其中掺杂剂浓度根据氧化物层的厚度而变化。

4. 发明申请

WO2016051973A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：WO2016051973A1
公开(公告)日：2016-04-07
申请号：PCT/JP2015/072933
申请日：2015-08-13
申请人：富士電機株式会社
发明人：脇本　博樹 , 瀧下　博 , 吉村　尚 , 田村　隆博 , 小野澤　勇一
IPC分类号： H01L29/861 , H01L21/322 , H01L21/329 , H01L21/336 , H01L27/04 , H01L29/739 , H01L29/78 , H01L29/868
CPC分类号： H01L29/36 , H01L21/221 , H01L21/265 , H01L21/26506 , H01L21/324 , H01L27/0664 , H01L29/0619 , H01L29/0638 , H01L29/32 , H01L29/6609 , H01L29/66128 , H01L29/66348 , H01L29/7397 , H01L29/861 , H01L29/8611
摘要：　ｎ型の半導体基板と、半導体基板の表面側に形成されたｐ型のアノード領域と、半導体基板の裏面側においてプロトンをドナーとして形成されたｎ型のフィールドストップ領域と、フィールドストップ領域よりも半導体基板の裏面側に形成されたｎ型のカソード領域とを備え、フィールドストップ領域における深さ方向のドナーの濃度分布は、第１のピークと、第１のピークよりも半導体基板の裏面側において第１のピークよりも濃度の低い第２のピークとを有し、アノード領域およびカソード領域の間における少なくとも一部の領域におけるキャリアライフタイムが、アノード領域およびカソード領域におけるキャリアライフタイムのいずれよりも長い半導体装置を提供する。
摘要翻译：提供了一种半导体器件，其配备有：n型半导体衬底; 形成在半导体衬底的前表面侧的p型阳极区; 使用质子作为供体形成的n型场阻挡区域，所述区域位于半导体衬底的背面侧; 以及比半导体衬底的后表面侧更远地形成的n型阴极区域。供体在场停止区域的深度方向上的浓度分布具有第一峰值，第二峰值的浓度低于第一峰值的浓度，所述第二峰值在更靠近背面侧的一侧和在阳极区域和阴极区域之间的区域的至少一部分中的载流子寿命比阳极区域和阴极区域中的载流子寿命长。

5. 发明申请

WO2016042954A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2016042954A1
公开(公告)日：2016-03-24
申请号：PCT/JP2015/072916
申请日：2015-08-13
申请人：富士電機株式会社
发明人：小野澤　勇一
IPC分类号： H01L29/739 , H01L21/265 , H01L21/268 , H01L21/336 , H01L29/78
CPC分类号： H01L29/0619 , H01L21/263 , H01L21/26513 , H01L21/268 , H01L21/324 , H01L29/1095 , H01L29/36 , H01L29/66348 , H01L29/66712 , H01L29/7397 , H01L29/7813
摘要：　ｎ型フィールドストップ層は異なる深さにキャリアピーク濃度Ｃ npk1 ～Ｃ npk4 を有する第１～４ｎ型層（１０ａ～１０ｄ）からなり、最もコレクタ側の第１ｎ型層（１０ａ）のキャリアピーク濃度Ｃ npk1 が最も高い。ｐ + 型コレクタ層（９）のキャリアピーク濃度Ｃ ppk は、第１ｎ型層（１０ａ）の、ｐ + 型コレクタ層（９）との境界（１２ａ）のキャリア濃度Ｃ n1a の５倍以上である。第１ｎ型層（１０ａ）の、ピーク位置（２０ａ）からコレクタ側の部分（２２）のキャリア濃度分布の勾配は、第２～４ｎ型層（１０ｂ～１０ｄ）のテール部の勾配よりも急峻である。第１ｎ型層（１０ａ）の、ｐ + 型コレクタ層（９）との境界（１２ａ）のキャリア濃度Ｃ n1a は、第１ｎ型層（１０ａ）と第２ｎ型層（１０ｂ）のテール部との境界（１２ｂ）のキャリア濃度Ｃ n2 以下である。これにより、オン電圧のばらつきを小さくすることができる。
摘要翻译： n型场阻挡层包括在不同深度处具有峰值载流子浓度Cnpk1至Cnpk4的第一至第四n型层（10a至10d），其中最靠近集电极侧的第一n型层（10a）峰值载流子浓度Cnpk1最高。 p +型集电极层（9）的峰值载流子浓度Cppk为具有p +型集电极层（9）的第一n型层（10a）的边界（12a）的载流子浓度Cn1a的至少5倍，。第一n型层（10a）从峰值位置（20a）到集电极侧的部分（22）的载流子浓度分布梯度比第二至第四n型层的尾部的梯度更陡（10b〜10d）。在第一n型层（10a）和p +型集电极层（9）之间的边界（12a）处的载流子浓度Cn1a小于或等于第一n 型层（10a）和第二n型层（10b）的尾部。结果，可以降低导通电压的变化。

6. 发明申请

WO2016014224A1 SELF-ALIGNED SHIELDED-GATE TRENCH MOS-CONTROLLED SILICON CARBIDE SWITCH WITH REDUCED MILLER CAPACITANCE AND METHOD OF MANUFACTURING THE SAME 审中-公开
标题翻译：具有减少的MILLER电容的自对准的屏蔽栅极多晶硅控制的碳化硅开关及其制造方法
公开(公告)号：WO2016014224A1
公开(公告)日：2016-01-28
申请号：PCT/US2015/038732
申请日：2015-07-01
申请人： UNITED SILICON CARBIDE, INC.
发明人： FURSIN, Leonid , BHALLA, Anup
IPC分类号： H01L29/94 , H01L31/113
CPC分类号： H01L29/7813 , H01L21/02271 , H01L29/0615 , H01L29/0619 , H01L29/0661 , H01L29/0834 , H01L29/1608 , H01L29/407 , H01L29/4236 , H01L29/4238 , H01L29/66068 , H01L29/66325 , H01L29/66348 , H01L29/66734 , H01L29/7397
摘要： Disclosed herein is a shielded-gate silicon carbide trench MOS-controlled switch, such as a MOSFET or IGBT, with a reduced Miller capacitance. The switch disclosed herein can be used in a variety of applications, including high temperature and/or high voltage power conversion.
摘要翻译：本文公开了具有减小的米勒电容的屏蔽栅极碳化硅沟槽MOS控制开关，例如MOSFET或IGBT。本文公开的开关可用于各种应用中，包括高温和/或高压电力转换。

7. 发明申请

WO2015105573A1 TRENCH MOS DEVICE HAVING A TERMINATION STRUCTURE WITH MULTIPLE FIELD-RELAXATION TRENCHES FOR HIGH VOLTAGE APPLICATIONS 审中-公开
标题翻译：具有用于高电压应用的多个场松弛电流的终止结构的TRENCH MOS器件
公开(公告)号：WO2015105573A1
公开(公告)日：2015-07-16
申请号：PCT/US2014/064790
申请日：2014-11-10
申请人： VISHAY GENERAL SEMICONDUCTOR LLC
发明人： LIN, Yi-yu , CHANG, Chun-chueh , KUNG, Pu, Ju
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0634 , H01L29/0661 , H01L29/407 , H01L29/66143 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7811 , H01L29/7813 , H01L29/8725
摘要： A termination structure for a semiconductor device includes a semiconductor substrate having an active region and a termination region. Two or more trench cells are located in the termination region and extend from a boundary of the active region toward an edge of the semiconductor substrate. A termination trench is formed in the termination region on a side of the trench cells remote from the active region. A conductive spacer is located adjacent to a sidewall of the termination trench nearest the trench cells. A first oxide layer is formed in the termination trench and contacts a sidewall of the conductive spacer. A first conductive layer is formed on a backside surface of the semiconductor substrate. A second conductive layer is formed atop the active region and the termination region.
摘要翻译：半导体器件的端接结构包括具有有源区和端接区的半导体衬底。两个或更多个沟槽单元位于端接区域中并且从有源区域的边界朝向半导体衬底的边缘延伸。终端沟槽形成在远离有源区域的沟槽单元一侧的端接区域中。导电间隔物位于最接近沟槽电池的端接沟槽的侧壁附近。第一氧化物层形成在端接沟槽中并接触导电间隔物的侧壁。第一导电层形成在半导体衬底的背面上。第二导电层形成在有源区和端接区之上。

8. 发明申请

WO2015090971A1 EDGE TERMINATION FOR SEMICONDUCTOR DEVICES AND CORRESPONDING FABRICATION METHOD 审中-公开
标题翻译：半导体器件的边缘终止和相应的制造方法
公开(公告)号：WO2015090971A1
公开(公告)日：2015-06-25
申请号：PCT/EP2014/076443
申请日：2014-12-03
申请人： ABB TECHNOLOGY AG
发明人： ANTONIOU, Marina , UDREA, Flroin , NISTOR, Iulian , RAHIMO, Munaf , CORVASCE, Chiara
IPC分类号： H01L29/06 , H01L29/78 , H01L29/739 , H01L21/336 , H01L21/331 , H01L29/40
CPC分类号： H01L29/0619 , H01L29/0623 , H01L29/0661 , H01L29/0696 , H01L29/404 , H01L29/66333 , H01L29/66348 , H01L29/66712 , H01L29/66734 , H01L29/7395 , H01L29/7397 , H01L29/7811 , H01L29/7813
摘要： A termination region (4) of a vertical DMOSFET or IGBT is described, in which surface p-rings (10) are combined with oxide/polysiliconf i I led trenches (40), buried p-rings (41) and optional surface field plates (11), so as to obtain an improved distribution of potential field lines (7) in the termination region (4). The combination of surface ring termination (10, 11) and deep ring termination (41) offers a significant reduction in the area of the termination region (4).
摘要翻译：描述了垂直DMOSFET或IGBT的终端区域（4），其中表面p环（10）与氧化物/多晶硅（I）引导的沟槽（40），掩埋的p型环（41）和任选的表面场板（11），以便获得终止区域（4）中的电位场线（7）的改进的分布。表面环终止（10,11）和深环终止（41）的组合提供了终止区域（4）的面积的显着降低。

9. 发明申请

WO2015019862A1 トレンチゲートＭＯＳ型半導体装置およびその製造方法审中-公开
标题翻译： TRENCH门MOS半导体器件及其制造方法
公开(公告)号：WO2015019862A1
公开(公告)日：2015-02-12
申请号：PCT/JP2014/069630
申请日：2014-07-24
申请人：富士電機株式会社
发明人：小川　恵理
IPC分类号： H01L29/78 , H01L21/28 , H01L21/316 , H01L29/423 , H01L29/49 , H01L29/739
CPC分类号： H01L29/7397 , H01L21/02164 , H01L21/02211 , H01L21/02271 , H01L21/28035 , H01L29/0619 , H01L29/0804 , H01L29/1095 , H01L29/402 , H01L29/407 , H01L29/41708 , H01L29/4236 , H01L29/4916 , H01L29/66348
摘要：　ｎ型の半導体基板（１４）の一方の主面の表面層には、ｎ + 型エミッタ領域（１９）が形成されたｐ型ベース領域（１７）と、ｎ + 型エミッタ領域（１９）が形成されていないｐ型フローティング領域（１６）と、が設けられる。ｐ型ベース領域（１７）とｐ型フローティング領域（１６）とは、トレンチ（１５）によって分離される。ｐ型フローティング領域（１６）を層間絶縁膜（２５）を介して覆い、かつｐ型ベース領域（１７）およびｎ + 型エミッタ領域（１９）に接するエミッタ電極（２４）が設けられる。トレンチ（１５）内部には、絶縁膜（２３）で囲まれる空洞（２６）を挟んでトレンチ（１５）の両側壁に沿った領域に二分割されるポリシリコン電極（２１、２２）が設けられ、それぞれ異なる電極に接続される。これにより、トレンチ（１５）内部のポリシリコン電極（２１、２２）間の絶縁確保と応力低減を図るとともに、ゲート容量の増加を抑制することができる。
摘要翻译： n型半导体衬底（14）的一个主表面的表面层设置有p型基极区域（17），其设置有n +型发射极区域（19）和p型浮置区域（16），其不具有n +型发射极区域（19）。 p型基极区域（17）和p型浮动区域（16）通过沟槽（15）彼此分离。发射电极（24）以覆盖p型浮动区域（16）的方式设置，夹层绝缘膜（25）插入其间并与p型基极区域（17）接触，并且n + 型发射极区域（19）。在沟槽（15）内沿两个侧壁分开的多晶硅电极（21,22）设置在沟槽（15）内，以便由绝缘膜（23）包围的空心（26）夹在它们之间，分别连接到不同的电极。因此，可以确保沟槽（15）内的多晶硅电极（21,22）之间的绝缘性，并且能够减小应力，能够抑制栅极容量的增加。

10. 发明申请

WO2014199558A1 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：WO2014199558A1
公开(公告)日：2014-12-18
申请号：PCT/JP2014/002501
申请日：2014-05-12
申请人：富士電機株式会社
发明人：八尾　典明 , 阿部　和
IPC分类号： H01L27/04 , H01L21/329 , H01L21/336 , H01L29/06 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L27/0255 , H01L21/02532 , H01L21/02595 , H01L21/26513 , H01L21/324 , H01L21/822 , H01L23/34 , H01L27/0629 , H01L27/1207 , H01L29/167 , H01L29/42356 , H01L29/6609 , H01L29/66348 , H01L29/7827 , H01L29/861 , H01L2924/0002 , H01L2924/00
摘要：　半導体装置の製造方法は、半導体基板（１）の表面上に形成された絶縁膜３を介して薄膜半導体層（４）を堆積する工程と、薄膜半導体層に第１不純物イオンを薄膜半導体層の堆積時の膜厚よりも第１不純物イオンの飛程が小さくなる条件でイオン注入する工程と、薄膜半導体層に第２不純物イオンを第１不純物イオンのドーズ量よりも高いドーズ量で選択的にイオン注入する工程とを含み、薄膜半導体層中の第１不純物イオンが注入された領域（５）と第２不純物イオンが注入された領域（６）とによって温度検出用のダイオード（３１）を形成する。
摘要翻译：该半导体器件制造方法包括：在半导体衬底（1）上用绝缘膜（3）沉积薄膜半导体层（4）的步骤，所述绝缘膜已经形成在半导体衬底的表面上; 在第一杂质离子范围变得小于当沉积薄膜半导体层时获得的薄膜半导体层膜厚度的条件下，将第一杂质离子注入到薄膜半导体层中的步骤; 以及以比第一杂质离子更多的剂量量选择性地将第二杂质离子注入薄膜半导体层的步骤。用于检测温度的二极管（31）借助于其中注入有第一杂质离子的区域（5）和其中注入有第二杂质离子的区域（6）形成，所述区域在薄膜半导体层中。

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