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1. 发明申请

WO2017105575A1 HYBRID CACHE 审中-公开
标题翻译：混合高速缓存
公开(公告)号：WO2017105575A1
公开(公告)日：2017-06-22
申请号：PCT/US2016/052722
申请日：2016-09-20
申请人： ADVANCED MICRO DEVICES, INC.
发明人： LOH, Gabriel, H.
IPC分类号： G06F12/0811 , G06F12/0846 , G06F12/0871
CPC分类号： G06F12/0897 , G06F12/0811 , G06F12/084 , G06F12/0842 , G06F12/0846 , G06F12/0895 , G06F2212/1016 , G06F2212/1044 , G06F2212/502 , G06F2212/601 , G06F2212/604
摘要： Systems, apparatuses, and methods for implementing a hybrid cache. A processor may include a hybrid L2/L3 cache which allows the processor to dynamically adjust a size of the L2 cache and a size of the L3 cache. In some embodiments, the processor may be a multi-core processor and there may be a single cache partitioned into a logical L2 cache and a logical L3 cache for use by the cores. In one embodiment, the processor may track the cache hit rates of the logical L2 and L3 caches and adjust the sizes of the logical L2 and L3 cache based on the cache hit rates. In another embodiment, the processor may adjust the sizes of the logical L2 and L3 caches based on which application is currently being executed by the processor.
摘要翻译：用于实现混合高速缓存的系统，装置和方法。处理器可以包括混合L2 / L3高速缓存，其允许处理器动态调整L2高速缓存的大小和L3高速缓存的大小。在一些实施例中，处理器可以是多核处理器，并且可以存在划分为逻辑L2缓存和逻辑L3缓存以供核心使用的单个缓存。在一个实施例中，处理器可以跟踪逻辑L2和L3高速缓存的高速缓存命中率，并且基于高速缓存命中率来调整逻辑L2和L3高速缓存的大小。在另一个实施例中，处理器可以基于处理器当前正在执行哪个应用来调整逻辑L2和L3高速缓存的大小。

2. 发明申请

WO2017100742A1 SERVER-BASED PERSISTENCE MANAGEMENT IN USER SPACE 审中-公开
标题翻译：基于服务器的用户空间持久性管理
公开(公告)号：WO2017100742A1
公开(公告)日：2017-06-15
申请号：PCT/US2016/066097
申请日：2016-12-12
申请人： NETAPP, INC.
发明人： CHANDRASHEKAR, Girish , BASU, Sourav , JAKHAR, Vasudev
IPC分类号： G06F17/30
CPC分类号： G06F12/0802 , G06F3/0619 , G06F3/0631 , G06F3/0643 , G06F3/065 , G06F3/067 , G06F17/30132 , G06F2212/604
摘要： A persistence management system performs, at a server, operations associated with a number of applications. At the server, a persistence manager can intercept a file system call from one of the applications, wherein the file system call specifies a file located on a remote persistent storage device separate from the server. The persistence manager can determine that data belonging to the file requested by the file system call is stored on a local persistent storage device at the server, retrieve the data from the local persistent storage, and respond to the file system call from the application with the data.
摘要翻译：持久性管理系统在服务器上执行与多个应用相关联的操作。在服务器上，持久性管理器可以拦截来自其中一个应用程序的文件系统调用，其中文件系统调用指定位于与服务器分离的远程持久性存储设备上的文件。持久性管理器可以确定属于由文件系统调用所请求的文件的数据被存储在服务器的本地永久性存储设备上，从本地永久性存储器检索数据，并且响应来自应用程序的文件系统调用数据

3. 发明申请

WO2017048661A1 BLOCK-BASED PROCESSOR CORE TOPOLOGY REGISTER 审中-公开
标题翻译：基于块的处理器核心拓扑寄存器
公开(公告)号：WO2017048661A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051423
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F15/78 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Systems, apparatuses, and methods related to a block-based processor core topology register are disclosed. In one example of the disclosed technology, a processor can include a plurality of block-based processor cores for executing a program including a plurality of instruction blocks. A respective block-based processor core can include a sharable resource and a programmable composition topology register. The programmable composition topology register can be used to assign a group of the physical processor cores that share the sharable resource.
摘要翻译：公开了与基于块的处理器核心拓扑寄存器相关的系统，装置和方法。在所公开的技术的一个示例中，处理器可以包括多个基于块的处理器核，用于执行包括多个指令块的程序。相应的基于块的处理器核心可以包括可共享资源和可编程组合拓扑寄存器。可编程组合拓扑寄存器可用于分配一组共享可共享资源的物理处理器内核。

4. 发明申请

WO2017048647A1 IMPLICIT PROGRAM ORDER 审中-公开
标题翻译：暗示程序令
公开(公告)号：WO2017048647A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051408
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Apparatus and methods are disclosed for controlling execution of memory access instructions in a block-based processor architecture using a hardware structure that generates a relative ordering of memory access instruction in an instruction block. In one example of the disclosed technology, a method of executing an instruction block having a plurality of memory load and/or memory store instructions includes decoding an instruction block encoding a plurality of memory access instructions and generating data indicating a relative order for executing the memory access instructions in the instruction block and scheduling operation of a portion of the instruction block based at least in part on the relative order data. In some examples, a store vector data register can store the generated relative ordering data for use in subsequent instances of the instruction block.
摘要翻译：公开了用于在基于块的处理器架构中使用生成指令块中的存储器访问指令的相对排序的硬件结构来控制存储器访问指令的执行的装置和方法。在所公开的技术的一个示例中，执行具有多个存储器加载和/或存储器存储指令的指令块的方法包括对编码多个存储器访问指令的指令块进行解码，并产生指示执行存储器的相对次序的数据指令块中的访问指令和指令块的一部分的调度操作至少部分地基于相对顺序数据。在一些示例中，存储向量数据寄存器可以存储所生成的相关订购数据，以供在指令块的后续实例中使用。

5. 发明申请

WO2017011130A1 SELF-ADAPTIVE CACHE ARCHITECTURE BASED ON RUN-TIME HARDWARE COUNTERS AND OFFLINE PROFILING OF APPLICATIONS 审中-公开
标题翻译：基于运行时硬件计数器的自适应高速缓存架构和应用程序的离线分布
公开(公告)号：WO2017011130A1
公开(公告)日：2017-01-19
申请号：PCT/US2016/037605
申请日：2016-06-15
申请人： QUALCOMM INCORPORATED
发明人： CAMMAROTA, Rosario , YALAMANCHILI, Kishore , ANSARI, Amin , PANDA, Amrit Kumar , BERAHA, Rodolfo Giacomo
IPC分类号： G06F12/0893
CPC分类号： G06F12/0893 , G06F2212/1008 , G06F2212/601 , G06F2212/604 , G06N5/04 , G06N99/005
摘要： Aspects include computing devices, systems, and methods for implementing generating a cache memory configuration. A server may apply machine learning to context data. The server may determine a cache memory configuration relating to the context data for a cache memory of a computing device and predict execution of an application on the computing device. Aspects include computing devices, systems, and methods for implementing configuring a cache memory of the computing device. The computing device may classify a plurality of cache memory configurations, related to a predicted application execution, based on at least a hardware data threshold and a first hardware data. The computing device may select a first cache memory configuration from the plurality of cache memory configurations in response to the first cache memory configuration being classified for the first hardware data, and configuring the cache memory at runtime based on the first cache memory configuration.
摘要翻译：方面包括用于实现生成高速缓冲存储器配置的计算设备，系统和方法。服务器可以将机器学习应用于上下文数据。服务器可以确定与计算设备的高速缓冲存储器的上下文数据相关的高速缓存存储器配置，并且预测计算设备上的应用的执行。方面包括用于实现配置计算设备的高速缓冲存储器的计算设备，系统和方法。计算设备可以至少基于硬件数据阈值和第一硬件数据来分类与预测的应用执行相关的多个高速缓存存储器配置。响应于第一高速缓存存储器配置被分类为第一硬件数据，以及基于第一高速缓存存储器配置在运行时配置高速缓存存储器，计算设备可以从多个高速缓存存储器配置中选择第一高速缓存存储器配置。

6. 发明申请

WO2016134520A1 DATA PROCESSING METHOD AND DEVICE IN CACHE COHERENCE DIRECTORY ARCHITECTURE 审中-公开
标题翻译：数据处理方法和设备在高速缓存目录架构中的应用
公开(公告)号：WO2016134520A1
公开(公告)日：2016-09-01
申请号：PCT/CN2015/073346
申请日：2015-02-27
申请人： HUAWEI TECHNOLOGIES CO., LTD. , NATIONAL UNIVERSITY OF SINGAPORE
发明人： YAO, Yuan , MITRA, Tulika , GE, Zhiguo , ZHANG, Naxin
IPC分类号： G06F12/08
CPC分类号： G06F12/0817 , G06F12/023 , G06F2212/604
摘要： The embodiment of the invention discloses a data processing method and device in a cache coherence directory architecture. The method includes that allocating a tag entry in a tag array for a data block; allocating a data entry in a data array for the data block when the data block is actively shared; and de-allocating the data entry when the data block is temporarily private or gets evicted in the data array. Therefore the embodiments of the invention allocate data entry only when a data block is actively shared and will not allocate data entry for data block which is not actively shared, therefore smaller directory size can be achieved.
摘要翻译：本发明的实施例公开了一种缓存一致目录结构中的数据处理方法和装置。该方法包括在数据块的标签阵列中分配标签条目; 当数据块被主动共享时，为数据块的数据阵列分配数据条目; 并且当数据块被暂时私有或在数据阵列中被逐出时，解除分配数据条目。因此，本发明的实施例仅在数据块被主动共享时才分配数据条目，并且不会为未主动共享的数据块分配数据条目，因此可以实现较小的目录大小。

7. 发明申请

WO2016097807A1 CACHE REPLACEMENT POLICY THAT CONSIDERS MEMORY ACCESS TYPE 审中-公开
标题翻译：考虑到内存访问类型的缓存更换策略
公开(公告)号：WO2016097807A1
公开(公告)日：2016-06-23
申请号：PCT/IB2014/003221
申请日：2014-12-14
申请人： VIA ALLIANCE SEMICONDUCTOR CO., LTD.
发明人： HOOKER, Rodney, E. , EDDY, Colin , REED, Douglas, R. , GREER, John, Michael , PARKS, Terry
IPC分类号： G06F12/08
CPC分类号： G06F12/0864 , G06F8/4442 , G06F12/08 , G06F12/0862 , G06F12/0877 , G06F12/123 , G06F12/126 , G06F12/127 , G06F2212/1021 , G06F2212/604
摘要： An associative cache memory (102), comprising: an array (104) of storage elements (112) arranged as M sets by N ways; an allocation unit (106) allocates the storage elements (112) in response to memory accesses (122) that miss in the cache memory (102). Each memory access (122) selects a set. Each memory access (122) has an associated memory access type (MAT) (101) of a plurality of predetermined MATs (101). Each valid storage element (112) has an associated MAT (101); a mapping (108) that includes, for each MAT (101), a MAT priority (3277). In response to a memory access (122) that misses in the array (104), the allocation unit (106): determines a most eligible way and a second most eligible way of the selected set for replacement based on a replacement policy; and replaces the second most eligible way rather than the most eligible way when the MAT priority (3277) of the most eligible way is greater than the MAT priority (3277) of the second most eligible way.
摘要翻译：一种联想高速缓冲存储器（102），包括：通过N路布置为M组的存储元件（112）的阵列（104）分配单元（106）响应于错过高速缓存存储器（102）的存储器访问（122）来分配存储元件（112）。每个存储器访问（122）选择一个集合。每个存储器访问（122）具有多个预定MAT（101）的相关联的存储器访问类型（MAT）（101）。每个有效存储元件（112）具有相关联的MAT（101）; 对于每个MAT（101），包括MAT优先级（3277）的映射（108）。响应于在阵列（104）中丢失的存储器访问（122），分配单元（106）：基于替换策略来确定所选择的集合的最符合资格的方式和第二最符合条件的替换方式; 并且最符合条件的方法的MAT优先级（3277）大于第二最符合条件的MAT优先级（3277）时，替代第二最符合条件的方式而不是最符合条件的方式。

8. 发明申请

WO2016089086A1 ELECTRONIC DEVICE AND METHOD FOR CONTROLLING SHAREABLE CACHE MEMORY THEREOF 审中-公开
标题翻译：用于控制其可访问的高速缓存存储器的电子设备和方法
公开(公告)号：WO2016089086A1
公开(公告)日：2016-06-09
申请号：PCT/KR2015/012998
申请日：2015-12-01
申请人： SAMSUNG ELECTRONICS CO., LTD.
发明人： HWANG, Chanyoung , YANG, Seungjin
IPC分类号： G06F12/08 , G06F1/32
CPC分类号： G06F12/084 , G06F1/32 , G06F1/3275 , G06F12/0842 , G06F12/0895 , G06F2212/1028 , G06F2212/20 , G06F2212/455 , G06F2212/604 , G06F2212/62 , Y02D10/13
摘要： An electronic device and a method for controlling a sharable cache memory of the electronic device are provided. The electronic device includes a central processing unit including at least one core processor, at least one module, and a sharable cache memory including a controller, wherein the controller enables the sharable cache memory as a cache memory of the central processing unit if the central processing unit is in a working mode, and wherein the controller enables the sharable cache memory as a buffer of at least one of modules if at least one core processor of the central processing unit is transitioned to a sleep mode.
摘要翻译：提供了一种用于控制电子设备的共享高速缓冲存储器的电子设备和方法。电子设备包括中央处理单元，该中央处理单元包括至少一个核心处理器，至少一个模块和包括控制器的可共享高速缓存存储器，其中如果中央处理器将控制器作为中央处理单元的高速缓存存储器，单元处于工作模式，并且其中如果中央处理单元的至少一个核心处理器转换到休眠模式，则控制器使得可共享高速缓冲存储器作为至少一个模块的缓冲器。

9. 发明申请

WO2015106563A1 缓存的清理方法、装置及客户端审中-公开
公开(公告)号：WO2015106563A1
公开(公告)日：2015-07-23
申请号：PCT/CN2014/084328
申请日：2014-08-13
申请人：贝壳网际(北京)安全技术有限公司
发明人：董熠 , 韦航 , 李丁盼 , 马健
IPC分类号： G06F12/08
CPC分类号： G06F12/0891 , G06F11/3409 , G06F17/30132 , G06F17/30902 , G06F2201/81 , G06F2201/885 , G06F2212/1021 , G06F2212/1024 , G06F2212/171 , G06F2212/604 , G06F2212/608
摘要：一种缓存的清理方法、装置和客户端，提高客户端缓存清理效率，提升用户体验。方法包括以下步骤：检测移动终端当前的缓存使用量；当移动终端的缓存使用量大于预设阈值时，向移动终端的操作系统发送缓存申请请求，以触发操作系统中预设的缓存释放规则；以及在操作系统根据预设的缓存释放规则释放对应缓存之后，向操作系统发送缓存释放请求，以使操作系统根据缓存释放请求释放为缓存申请请求所分配的缓存。可用于移动终端设备缓存管理技术中。

10. 发明申请

WO2015057989A1 SYSTEMS AND METHODS FOR ADAPTIVE RESERVE STORAGE 审中-公开
标题翻译：用于自适应储存存储的系统和方法
公开(公告)号：WO2015057989A1
公开(公告)日：2015-04-23
申请号：PCT/US2014/060948
申请日：2014-10-16
申请人： INTELLIGENT INTELLECTUAL PROPERTY HOLDINGS 2 LLC
发明人： BROWN, Michael , TALAGALA, Nisha , WOOD, Robert , PLASSON, Ned
IPC分类号： G06F12/08 , G06F12/02 , G06F12/12
CPC分类号： G06F12/023 , G06F3/0631 , G06F3/0679 , G06F3/0688 , G06F12/0238 , G06F12/0871 , G06F12/0893 , G06F12/12 , G06F2212/1024 , G06F2212/1044 , G06F2212/214 , G06F2212/466 , G06F2212/604 , G06F2212/7204 , G06F2212/7205 , G06F2212/7206
摘要： A storage layer may over-provision physical storage resources of a storage medium by reserving a portion of the full physical storage capacity of the storage medium for use as reserve capacity. The reserve capacity may be used to prevent write stall conditions and/or for grooming operations, such as storage recovery, refresh, and the like. A reserve module may be configured to adapt the reserve capacity in accordance with, inter alia, operating conditions on the storage layer. The reserve module may be configured to dynamically modify the storage capacity available through the storage layer. A cache layer configured to cache data of a backing store on the storage layer, may be configured to add and/or remove cache entries in response to changes in the reserve capacity.
摘要翻译：存储层可以通过保留存储介质的全部物理存储容量的一部分来过度提供存储介质的物理存储资源，以用作备用容量。备用容量可以用于防止写入停顿条件和/或用于梳理操作，例如存储恢复，刷新等。备用模块可以被配置为根据尤其是在存储层上的操作条件来适应储备容量。备用模块可以被配置为动态地修改通过存储层可用的存储容量。配置为缓存存储层上的后备存储的数据的高速缓存层可以被配置为响应于备用容量的变化来添加和/或移除高速缓存条目。

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