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1. 发明申请

WO2018164762A1 MULTI-PROCESSOR CORE THREE-DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICS) (3DICS), AND RELATED METHODS 审中-公开
公开(公告)号：WO2018164762A1
公开(公告)日：2018-09-13
申请号：PCT/US2018/012077
申请日：2018-01-02
申请人： QUALCOMM INCORPORATED
发明人： SAMADI, Kambiz , ANSARI, Amin , DU, Yang
IPC分类号： G06F15/76 , H01L21/822 , H01L25/065 , H01L27/06
CPC分类号： G06F15/80 , G06F9/3012 , G06F9/30145 , G06F9/3016 , G06F9/3802 , G06F9/382 , G06F9/384 , G06F9/3867 , G06F12/0875 , G06F15/76 , G06F15/803 , G06F2212/452 , H01L21/8221 , H01L25/0657 , H01L27/0688 , H01L2225/06513 , H01L2225/06541
摘要： Multi-processor core three-dimensional (3D) integrated circuits (ICs) (3DICs) and related methods are disclosed. In aspects disclosed herein, ICs are provided that include a central processing unit (CPU) having multiple processor cores ("cores") to improve performance. To further improve CPU performance, the multiple cores can also be designed to communicate with each other to offload workloads and/or share resources for parallel processing, but at a communication overhead associated with passing data through interconnects which have an associated latency. To mitigate this communication overhead inefficiency, aspects disclosed herein provide the CPU with its multiple cores in a 3DIC. Because 3DICs can overlap different IC tiers and/or align similar components in the same IC tier, the cores can be designed and located between or within different IC tiers in a 3DIC to reduce communication distance associated with processor core communication to share workload and/or resources, thus improving performance of the multi-processor CPU design.

2. 发明申请

WO2018080751A1 MATRIX PROCESSOR WITH LOCALIZED MEMORY 审中-公开
标题翻译：具有本地化内存的矩阵处理器
公开(公告)号：WO2018080751A1
公开(公告)日：2018-05-03
申请号：PCT/US2017/055271
申请日：2017-10-05
申请人： WISCONSIN ALUMNI RESEARCH FOUNDATION
发明人： LI, Jing , ZHANG, Jialiang
IPC分类号： G06F9/30 , G06F9/48
CPC分类号： G06F15/80 , G06F3/0613 , G06F3/0647 , G06F3/0683 , G06F13/28 , G06F15/7821 , Y02D10/12 , Y02D10/13 , Y02D10/14
摘要： A computer architecture provides for multiple processing elements arranged in logical rows and columns to share local memory associated with each column and row. This sharing of memory on a row and column basis provides for efficient matrix operations such as matrix multiplications such as can be used in a variety of processing algorithms to reduce dataflow between external memory and the local memories and/or to reduce the size of necessary local memories for efficient processing.
摘要翻译：计算机体系结构提供以逻辑行和列排列的多个处理单元，以共享与每一列和每行相关联的本地存储器。这种基于行和列的存储器共享提供了有效的矩阵操作，诸如矩阵乘法，诸如可用于各种处理算法中以减少外部存储器和本地存储器之间的数据流和/或减小必要的本地回忆高效处理。

3. 发明申请

WO2017048659A1 PREFETCHING INSTRUCTION BLOCKS 审中-公开
标题翻译：预制指令块
公开(公告)号：WO2017048659A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051420
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C.
IPC分类号： G06F12/0806 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Technology related to prefetching instruction blocks is disclosed. In one example of the disclosed technology, a processor comprises a block-based processor core for executing a program comprising a plurality of instruction blocks. The block-based processor core can include prefetch logic and a local buffer. The prefetch logic can be configured to receive a reference to a predicted instruction block and to determine a mapping of the predicted instruction block to one or more lines. The local buffer can be configured to selectively store portions of the predicted instruction block and to provide the stored portions of the predicted instruction block when control of the program passes along a predicted execution path to the predicted instruction block.
摘要翻译：公开了与预取指令块有关的技术。在所公开技术的一个示例中，处理器包括用于执行包括多个指令块的程序的基于块的处理器核心。基于块的处理器核心可以包括预取逻辑和本地缓冲器。预取逻辑可以被配置为接收对预测指令块的引用，并且确定预测指令块与一行或多行的映射。本地缓冲器可以被配置为选择性地存储预测指令块的部分，并且当程序的控制沿着预测执行路径传递到预测指令块时，提供预测指令块的存储部分。

4. 发明申请

WO2017048658A1 PREFETCHING ASSOCIATED WITH PREDICATED STORE INSTRUCTIONS 审中-公开
标题翻译：与预定存储指令相关的预览
公开(公告)号：WO2017048658A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051419
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F12/0862 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Technology related to prefetching data associated with predicated stores of programs in block-based processor architectures is disclosed. In one example of the disclosed technology, a processor includes a block-based processor core for executing an instruction block comprising a plurality of instructions. The block-based processor core includes decode logic and prefetch logic. The decode logic is configured to detect a predicated store instruction of the instruction block. The prefetch logic is configured to calculate a target address of the predicated store instruction and initiate a memory operation associated with the calculated target address before a predicate of the predicated store instruction is calculated.
摘要翻译：公开了与在基于块的处理器架构中预测与节目的存储相关联的数据相关的技术。在所公开的技术的一个示例中，处理器包括用于执行包括多个指令的指令块的基于块的处理器核心。基于块的处理器核心包括解码逻辑和预取逻辑。解码逻辑被配置为检测指令块的预测存储指令。预取逻辑被配置为计算预测存储指令的目标地址，并且在计算预测存储指令的谓词之前发起与计算出的目标地址相关联的存储器操作。

5. 发明申请

WO2017048654A1 INSTRUCTION BLOCK ADDRESS REGISTER 审中-公开
标题翻译：指令地址寄存器
公开(公告)号：WO2017048654A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051415
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F12/0806 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Apparatus and methods are disclosed for controlling instruction flow in block-based processor architectures. In one example of the disclosed technology, an instruction block address register stores an index address to a memory storing a plurality of instructions for an instruction block, the indexed address being inaccessible when the processor is in one or more unprivileged operational modes, one or more execution units configured to execute instructions for the instruction block, and a control unit configured to fetch and decode two or more of the plurality of instructions from the memory based on the indexed address.
摘要翻译：公开了用于控制基于块的处理器架构中的指令流的装置和方法。在所公开的技术的一个示例中，指令块地址寄存器将索引地址存储到存储指令块的多个指令的存储器中，当处理器处于一个或多个非特权操作模式时，索引地址是不可访问的，一个或多个执行单元，被配置为执行指令块的指令;以及控制单元，被配置为基于索引地址从存储器中获取和解码多个指令中的两个或更多个指令。

6. 发明申请

WO2017048645A1 MULTIMODAL TARGETS IN A BLOCK-BASED PROCESSOR 审中-公开
标题翻译：基于块式处理器的多模式目标
公开(公告)号：WO2017048645A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051406
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F12/0806 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Apparatus and methods are disclosed for decoding targets from an instruction and transmitting data to those targets in accordance with a current instruction. Multimodal target hardware is used in conjunction with one or more of the routers so as to route data to an appropriate target. The data can be one or more operands or a predicate and the targets can include operand buffers, broadcast channels, and general registers. In this way, operands, for example, can be directed for use with multiple subsequent instructions, and there are multiple modes for distributing the operands to the multiple instructions.
摘要翻译：公开了用于从指令解码目标并根据当前指令将数据传送到那些目标的装置和方法。多模式目标硬件与一个或多个路由器结合使用，以将数据路由到适当的目标。数据可以是一个或多个操作数或谓词，目标可以包括操作数缓冲区，广播通道和通用寄存器。以这种方式，例如，操作数可以被指导用于多个后续指令，并且存在用于将操作数分发到多个指令的多种模式。

7. 发明申请

WO2017048644A1 GENERATION AND USE OF BLOCK BRANCH METADATA 审中-公开
标题翻译：块分支的生成和使用
公开(公告)号：WO2017048644A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051405
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Apparatus and methods are disclosed for generating and using block branch metadata in block-based processor architectures. In one example of the disclosed technology, a block-based processor is configured to dynamically generate metadata representing control flow, exit points, and control flow probabilities for an instruction block while decoding and executing the block. The metadata can be used with subsequent invocations of the instruction block for branch and memory dependence predictions. In some examples, an incomplete portion of a control flow representation is generated for a number of predicated instructions and stored in a memory or storage device for enhancing prediction and prefetch for subsequent invocations of an instruction block.
摘要翻译：公开了用于在基于块的处理器架构中生成和使用块分支元数据的装置和方法。在所公开技术的一个示例中，基于块的处理器被配置为在解码和执行块期间动态地生成表示控制流，出口点和指令块的控制流概率的元数据。元数据可以随后用于分支和存储器依赖性预测的指令块的调用。在一些示例中，针对多个预测指令生成控制流表示的不完整部分，并存储在存储器或存储设备中，用于增强对指令块的后续调用的预测和预取。

8. 发明申请

WO2017033263A1 情報処理システム审中-公开
标题翻译：信息处理系统
公开(公告)号：WO2017033263A1
公开(公告)日：2017-03-02
申请号：PCT/JP2015/073740
申请日：2015-08-24
申请人：株式会社日立製作所
发明人：山岡　雅直 , 加藤　猛 , 吉村　地尋 , 林　真人
IPC分类号： G06F15/80 , G06N99/00
CPC分类号： G06F15/80 , G06N99/00
摘要：１つの時間展開型計算機から複数の空間展開型計算機を制御しようとした場合には、それぞれの空間展開型計算機の動作に合わせた制御が必要となる。上記課題を解決する本願発明の一側面は、第１の計算機（時間展開型計算機）と、第１の計算機に制御される制御モジュールと、制御モジュールと対応付けて構成された第２の計算機（空間展開型計算機）を備えるシステムである。第２の計算機は複数のユニットを備え、複数のユニットの其々は、ノードの状態を示す値を記憶する第１のメモリと、係数を記憶する第２のメモリと、演算回路を備える。演算回路は、他ユニットのノードの状態を示す値及び自ユニットの係数に基づいて、自ユニットのノードの状態を示す値を決定して第１のメモリに記憶する演算処理を行う。制御モジュールは、演算処理を制御するための制御信号を第２の計算機に供給する。
摘要翻译：为了通过单个时间演进型计算机来控制多个空间演进型计算机，需要以与该空间演进型计算机的操作相匹配的方式单独地控制每个空间演进型计算机。解决这个问题的本发明的一个方面是提供有：第一计算机（时间演进型计算机），由第一计算机控制的控制模块和第二计算机（空间演进型计算机）的系统，每个计算机被配置为与所述控制模块中的相应一个相关联。每个第二计算机设置有多个单元，每个单元具有：第一存储器，用于存储各自指示节点的状态的值; 用于存储系数的第二存储器; 和计算电路。每个单元的计算电路基于单位的系数和表示其他单元的节点的状态的值来确定指示单元的节点的状态的值的计算处理，并且还用于将每个确定的值存储在该单位的第一个记忆。每个控制模块向第二计算机中的相应一个提供用于控制计算处理的控制信号。

9. 发明申请

WO2016035240A1 プロセッサ及びデータ並び替え方法审中-公开
标题翻译：处理器和数据重新排列方法
公开(公告)号：WO2016035240A1
公开(公告)日：2016-03-10
申请号：PCT/JP2015/003589
申请日：2015-07-16
申请人：パナソニックIPマネジメント株式会社
发明人：林　宙輝
IPC分类号： G06F9/315 , G06F7/00 , G06F7/76 , G06F9/34 , G06F15/80
CPC分类号： G06F7/00 , G06F7/76 , G06F9/34 , G06F15/80
摘要：　本開示は、複数のデータ要素の並びから構成される演算対象データを処理するプロセッサであって、演算対象データを含むデータを格納する複数のレジスタと、少なくとも１つの演算対象データを格納する複数のレジスタのうち、少なくとも１つを指定するデータ並び替え命令を解読する命令デコーダと、少なくとも１つの演算対象データに対応して設けられ、データ並び替え命令によって指定されたレジスタに格納された演算対象データから、所定数のデータ要素を切り出して部分データを生成する複数のデータ切り出し部と、複数のデータ切り出し部で生成された複数の部分データを連結するデータ連結部とを備える。複数のデータ切り出し部は、対応する演算対象データから、データ並び替え命令で指定された位置で、かつ演算対象データにおける同じ位置にある所定数のデータ要素を切り出す。複数のデータ切り出し部により所定数のデータ要素を切り出して部分データを生成する動作と、データ連結部により複数の部分データを連結する動作とは、１個のデータ並び替え命令が命令デコーダで解読されたことに対応して、実行される。
摘要翻译：本公开提供了一种处理器，其处理由多个数据元素的布置配置的算术运算数据，所述处理器包括：存储包括用于算术运算的数据的数据的多个寄存器; 命令解码器，其对指定所述多个寄存器中的至少一个寄存器的数据重排命令进行解码，其中存储用于算术运算的至少一条数据; 多个数据切出单元，其对应于用于算术运算的至少一个数据，并且通过从存储在指定的寄存器中的用于算术运算的数据中切出预定数量的数据元素来生成部分数据通过数据重排命令; 以及数据链接单元，链接由多个数据切出单元生成的多个部分数据。多个数据切出单元从用于数据重排命令指定的位置处的算术运算的相应数据中切出预定数量的数据元素，并且在用于算术运算的数据中相同。通过切出预定数量的数据元素生成部分数据的多个数据切出单元的操作以及链接多个部分数据的数据链接单元的操作是响应于单数据重排命令由命令解码器。

10. 发明申请

WO2016024508A1 マルチプロセッサ装置审中-公开
标题翻译：多处理器设备
公开(公告)号：WO2016024508A1
公开(公告)日：2016-02-18
申请号：PCT/JP2015/072246
申请日：2015-08-05
申请人：高田周一
发明人：高田　周一
IPC分类号： G06F15/80 , G06F9/30 , G06F9/32 , G06F9/34 , G06F17/16
CPC分类号： G06F15/80 , G06F9/30 , G06F9/32 , G06F9/34 , G06F15/8053 , G06F17/16
摘要：　マルチプロセッサ装置は、外部メモリ、複数のプロセッサ、メモリ集約装置、レジスタメモリ、マルチプレクサ、及び全体制御装置を備える。メモリ集約装置は、複数のプロセッサのメモリアクセスを集約する。レジスタメモリは、プロセッサが管理するレジスタ数とプロセッサの最大処理数の積の数が用意される。マルチプレクサは、プロセッサのレジスタアクセスに対し与えられた命令に従ってレジスタメモリのアクセスを行う。全体制御装置は、命令からパラメータを抽出しプロセッサとマルチプレクサに与え制御するとともに、与えられた処理数分を同一命令にてプロセッサでレジスタメモリのアドレッシングを変化させて順次処理させ、処理数分が終われば次の命令に切り替えて与えられた処理数分の処理を繰り返させる。
摘要翻译：多处理器设备设置有外部存储器，多个处理器，存储器聚合设备，寄存器存储器，多路复用器和通用控制设备。存储器聚合设备聚合多个处理器的存储器访问。寄存器存储器的编号等于由处理器管理的寄存器的数量和处理器的最大进程数的乘积。多路复用器根据针对处理器的寄存器访问的指令访问寄存器存储器。通用控制装置从指令中提取参数，将提取的参数提供给处理器和多路复用器，并且控制处理器和多路复用器，并且具有使用相同指令连续处理的给定数量的处理，同时具有寄存器的寻址存储器由处理器改变，并且当处理数量的处理结束时，将指令切换到下一个指令，并且针对给定数量的处理重复处理。

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