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11. 发明申请

WO1997024726A1 METHOD AND APPARATUS FOR A LOW POWER SELF-TIMED MEMORY CONTROL SYSTEM 审中-公开
标题翻译：一种低功耗自记忆控制系统的方法与装置
公开(公告)号：WO1997024726A1
公开(公告)日：1997-07-10
申请号：PCT/US1996020259
申请日：1996-12-06
申请人： LSI LOGIC CORPORATION
发明人： LSI LOGIC CORPORATION , PASSOW, Robin, W. , PRIEBE, Gordon, W. , ISLIEFSON, Ronald, D. , MACTAGGART, I., Ross , LECLAIR, Kevin, R.
IPC分类号： G11C07/00
CPC分类号： G11C7/08 , G11C7/14 , G11C7/22 , G11C7/227
摘要： A self-timed memory control system including a dummy row and column of memory cells along adjacent edges of a core memory array. Control logic receives an external clock signal and initiates address decoding, and also asserts a sense enable signal for activating the sense amplifiers. A dummy driver receives the enable signal and asserts a select signal on a dummy select line, which causes a memory access to occur in the dummy portion simultaneously with each access of the core memory array. A fixed memory cell in the dummy path always asserts a logic zero to a dummy sense amplifier, which senses the logic zero and respondingly asserts a timing signal. The dummy sense amplifier is biased with a voltage offset to favor a logic one, so that the timing signal is preferably delayed until after the output data of the core memory array has stabilized. The control logic detects the assertion of the timing signal and respondingly latches the output data, and the control logic also shuts down the sense amplifiers to prevent further power drain. In this manner, the output data is latched and the sense amplifiers are disabled as soon as possible to conserve energy but within a safe timing margin to assure that valid data is properly latched. A biased inverter is preferably added for further timing margin. The sense amplifiers preferably include an input level-shifter stage for proper operation at low voltage levels.
摘要翻译：一种自定时存储器控制系统，包括沿核心存储器阵列的相邻边缘的虚拟行和存储单元列。控制逻辑接收外部时钟信号并启动地址解码，并且还断言用于激活读出放大器的检测使能信号。虚拟驱动器接收使能信号并且在虚拟选择线路上断言选择信号，这导致在核心存储器阵列的每次访问的同时在虚拟部分中发生存储器访问。虚拟路径中的固定存储单元总是向虚拟读出放大器置位逻辑0，该虚拟读出放大器检测逻辑零并且响应地断言定时信号。虚拟读出放大器被电压偏置偏置以有利于逻辑读出放大器，使得定时信号优选地被延迟直到核心存储器阵列的输出数据已经稳定为止。控制逻辑检测到定时信号的断言，并且响应地锁存输出数据，并且控制逻辑还关闭读出放大器以防止进一步的功率消耗。以这种方式，输出数据被锁存，并且读出放大器尽快被禁用以节省能量，但是在安全的时序余量内，以确保有效的数据被正确锁存。优选地增加偏置的反相器用于进一步的定时裕度。感测放大器优选地包括用于在低电压电平下正常工作的输入电平移位器级。

12. 发明申请

WO2018004840A1 WITHIN-DIE SPECIAL OSCILLATOR FOR TRACKING SRAM MEMORY PERFORMANCE WITH GLOBAL PROCESS VARIATION, VOLTAGE AND TEMPERATURE 审中-公开
标题翻译：内模式专用振荡器，用于跟踪全局工艺变化，电压和温度的SRAM存储器性能
公开(公告)号：WO2018004840A1
公开(公告)日：2018-01-04
申请号：PCT/US2017/032232
申请日：2017-05-11
申请人： QUALCOMM INCORPORATED
发明人： MARFATIA, Percy Tehmul , NARAYANAN, Rajagopal , HU, Shih-Hsin Jason , CHEN, Nan
IPC分类号： G11C5/14 , G11C7/04 , G11C7/22 , G11C11/417 , G06F1/32
CPC分类号： G06F13/1689 , G06F1/3225 , G06F1/324 , G06F1/3275 , G06F1/3296 , G11C5/14 , G11C7/04 , G11C7/1072 , G11C7/22 , G11C7/227 , G11C11/417 , Y02D10/126 , Y02D10/14 , Y02D10/172
摘要： An apparatus includes a memory, a timing circuit configured to emulate a first operation of the memory to activate a second operation of the memory, a sensor configured to emulate a portion of the timing circuit, and a controller configured to adjust an operating parameter of the memory based on the sensor emulating the portion of the timing circuit. A method is presented. The method includes at least operating a timing circuit to emulate a first operation of the memory, activating a second operation of the memory based on the emulating the first operation of the memory, emulating, by a sensor, a portion of the timing circuit. Another apparatus is presented. The apparatus includes at least a memory, a timing circuit, and means for tracking a performance of the memory based on the timing circuit tracking a memory operation.
摘要翻译：一种装置包括存储器，被配置为模拟存储器的第一操作以激活存储器的第二操作的定时电路，被配置为模拟定时电路的一部分的传感器以及控制器被配置为基于模拟定时电路的该部分的传感器来调整存储器的操作参数。提出了一种方法。该方法至少包括操作定时电路以模拟存储器的第一操作，基于模拟存储器的第一操作来激活存储器的第二操作，由传感器模拟定时电路的一部分。介绍了另一种装置。该装置至少包括一个存储器，一个定时电路，以及根据定时电路跟踪存储器操作来跟踪存储器性能的装置。

13. 发明申请

WO2017165086A1 SENSE AMPLIFIER AND WRITE DRIVER ENABLING SCHEME 审中-公开
标题翻译：感应放大器和写驱动器启用方案
公开(公告)号：WO2017165086A1
公开(公告)日：2017-09-28
申请号：PCT/US2017/019728
申请日：2017-02-27
申请人： QUALCOMM INCORPORATED
发明人： KWOK, Tony Chung Yiu , JUNG, Changho
IPC分类号： G11C7/08 , G11C7/22 , G11C7/10 , G11C8/18
CPC分类号： G11C11/419 , G11C7/08 , G11C7/1039 , G11C7/1042 , G11C7/227 , G11C8/18 , G11C2207/2209 , G11C2207/2281 , G11C2207/229
摘要： A memory and a method for operating the memory are presented. The memory includes a memory cell, a sense amplifier configured to sense read data from the memory cell, a write driver configured to provide write data to the memory cell, a first circuit configured to enable the sense amplifier during a time period, and a second circuit configured to enable the write driver during at least a portion of the time period. The method includes enabling a sense amplifier to sense read data from a memory cell during a time period and enabling a write driver to provide write data to the memory cell during at least a portion of the time period. Another memory and method for operating the memory are presented. The memory and method further include an address input circuit configured to receive a write address while the sense amplifier is enabled.
摘要翻译：给出了用于操作存储器的存储器和方法。该存储器包括存储器单元，被配置为感测来自存储器单元的读取数据的感测放大器，被配置为向存储器单元提供写入数据的写入驱动器，被配置为在一段时间期间启用感测放大器的第一电路，电路，被配置为在该时间段的至少一部分期间启用该写入驱动器。该方法包括使读出放大器在一段时间期间感测来自存储器单元的读取数据并且使得写入驱动器在该时间段的至少一部分期间向存储器单元提供写入数据。介绍了用于操作存储器的另一种存储器和方法。该存储器和方法还包括地址输入电路，该地址输入电路被配置为在读出放大器被启用时接收写地址。

14. 发明申请

WO2014151637A1 MEMORY INTERFACE OFFSET SIGNALING 审中-公开
标题翻译：记忆界面偏移信号
公开(公告)号：WO2014151637A1
公开(公告)日：2014-09-25
申请号：PCT/US2014/026146
申请日：2014-03-13
申请人： QUALCOMM INCORPORATED
发明人： PANDEY, Shree, Krishna , CHUN, Dexter, T.
IPC分类号： G06F13/16 , G06F13/42 , H03K19/003
CPC分类号： G11C7/227 , G06F1/10 , G06F13/1689 , G06F13/4243
摘要： A memory interface includes circuitry configured for applying a variable delay to a portion of a data signal and applying a variable delay to a data strobe. The delayed data strobe samples the delayed portion of the data signal. Delayed portions of the data signal are spaced away from non-delayed portions of the data signal by alternating the routing of delayed bits and non-delayed bits of the data signal. A training block determines and sets a value of the variable delay corresponding to a largest value of a number of recorded eye aperture widths.
摘要翻译：存储器接口包括经配置以将可变延迟应用于数据信号的一部分并将可变延迟应用于数据选通的电路。延迟数据选通对数据信号的延迟部分进行采样。通过交替数据信号的延迟位和非延迟位的路由，数据信号的延迟部分与数据信号的非延迟部分间隔开。训练块确定并设置与记录的眼孔宽度的数量的最大值相对应的可变延迟的值。

15. 发明申请

WO2014139138A1 SELF-TIMER FOR SENSE AMPLIFIER IN MEMORY DEVICE 审中-公开
标题翻译：用于存储器件中的感测放大器的自定时器
公开(公告)号：WO2014139138A1
公开(公告)日：2014-09-18
申请号：PCT/CN2013/072666
申请日：2013-03-15
申请人： SILICON STORAGE TECHNOLOGY, INC
发明人： ZHOU, Yao , YUE, Kaiman , QIAN, Xiaozhou , SHENG, Bin
IPC分类号： G11C7/08 , G11C7/22
CPC分类号： G11C16/28 , G11C7/08 , G11C7/227 , G11C8/18 , G11C16/24 , G11C16/26 , G11C16/32
摘要： A self-timer for a sense amplifier in a memory device is disclosed.
摘要翻译：公开了一种用于存储器件中的读出放大器的自拍器。

16. 发明申请

WO2013134053A1 VOLTAGE MODE SENSING FOR LOW POWER FLASH MEMORY 审中-公开
标题翻译：低功耗闪存存储器的电压模式检测
公开(公告)号：WO2013134053A1
公开(公告)日：2013-09-12
申请号：PCT/US2013/028517
申请日：2013-03-01
申请人： MEDTRONIC, INC.
发明人： WALSH, Kevin K. , PATTERSON, Paul B. , BENTON, Glen W. , WILKINSON, Jeffrey D.
IPC分类号： G11C16/28 , G11C16/26 , G11C7/08 , G11C7/22 , G11C7/14 , G11C11/00 , G11C17/12 , G11C29/50
CPC分类号： G11C16/30 , G11C7/065 , G11C7/08 , G11C7/14 , G11C7/227 , G11C11/005 , G11C16/26 , G11C16/28 , G11C17/12 , G11C29/50 , G11C29/50004
摘要： An electrically erasable flash memory has a memory array (50) comprising at least one row (24, 44) of memory cells (10, 30). Each memory cell has a data state. A voltage sensing circuit (54) is selectively coupled to individual ones of memory cells and configured to bias them with at least one of a bias current and a bias resistance in order to read the data states of the individual selected memory cells. A reference bit Nine (66) provides an indication to the sensing circuit (54) that data on a selected bit line (26) may be accurately read.
摘要翻译：电可擦除闪存具有包括存储器单元（10,30）的至少一行（24,44）的存储器阵列（50）。每个存储单元都具有数据状态。电压感测电路（54）被选择性地耦合到各个存储器单元，并且被配置为利用偏置电流和偏置电阻中的至少一个来偏置它们，以便读取各个选择的存储单元的数据状态。参考位九（66）向感测电路（54）提供指示，可以精确地读取所选位线（26）上的数据。

17. 发明申请

WO2011127054A1 PROGRAMMABLE TRACKING CIRCUIT FOR TRACKING SEMICONDUCTOR MEMORY READ CURRENT 审中-公开
标题翻译：用于跟踪半导体存储器的可编程跟踪电路读取电流
公开(公告)号：WO2011127054A1
公开(公告)日：2011-10-13
申请号：PCT/US2011/031251
申请日：2011-04-05
申请人： QUALCOMM Incorporated , WANG, Zhongze
发明人： WANG, Zhongze
IPC分类号： G11C7/08 , G11C7/22 , G11C11/419
CPC分类号： G11C7/08 , G11C7/22 , G11C7/227 , G11C11/419
摘要： One example memory device includes a memory array, a sense amplifier, and a tracking circuit. The memory array is formed of a plurality of memory cells. The sense amplifier is for accessing the memory array. The tracking circuit is for tracking memory read current of the memory array. The tracking circuit comprises one or more columns of tracking cells. Each column is coupled to a corresponding bit line to provide a drive current on the bit line for triggering a memory read operation by the sense amplifier. At least one of the columns comprises two tracking cells connected in series to each other.
摘要翻译：一个示例性存储器件包括存储器阵列，读出放大器和跟踪电路。存储器阵列由多个存储单元形成。读出放大器用于访问存储器阵列。跟踪电路用于跟踪存储器阵列的存储器读取电流。跟踪电路包括一列或多列跟踪单元。每列耦合到对应的位线，以在位线上提供驱动电流，以触发读出放大器的存储器读取操作。至少一列包括彼此串联连接的两个跟踪单元。

18. 发明申请

WO2005122177A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2005122177A1
公开(公告)日：2005-12-22
申请号：PCT/JP2005/010473
申请日：2005-06-08
申请人：松下電器産業株式会社 , 炭田昌哉
发明人：炭田昌哉
IPC分类号： G11C11/41
CPC分类号： G11C8/16 , G06F9/30141 , G11C7/04 , G11C7/1006 , G11C7/22 , G11C7/227 , G11C11/413 , G11C2207/104
摘要：　多ポート構成のレジスタファイルを有する半導体集積回路において、第１の保持回路２０Ａは、１つの第１の書き込みポート部２１ＡＷ及び２つの第１の読み出しポート部２１ＡＲ１、２１ＡＲ２を持つ第１の機能ブロックに専用である。第２の保持回路３０Ｂは、１つの第２の書き込みポート部３１ＡＷ及び１つの第２の読み出しポート部３１ＢＲを持つ第２の機能ブロックに専用である。第１の保持回路２０Ａの保持データを例えば第２の読み出しポート部３１ＢＲから読み出す必要が生じた際には、第２の保持回路３０Ｂのデータをラッチ回路４０にラッチした後、第１の保持回路２０Ａのデータを第２の保持回路３０Ｂに転送し、続いて前記ラッチ回路４０にラッチした第２の保持回路３０Ｂのデータを第１の保持回路２０Ａに転送して、データの入れ替えを行う。従って、レジスタファイルの必要面積が大幅に削減される。
摘要翻译：在具有多端口寄存器文件的半导体集成电路中，第一保持电路（20A）专用于具有第一写入端口部分（21AW）和两个第一读取端口部分（21AR1,21AR2）的第一功能块。第二保持电路（30B）专用于具有第二写入端口部分（31AW）和第二读取端口部分（31BR）的第二功能块。当经由例如第二读取端口部分（31BR）需要读取第一保持电路（20A）的保持数据时，第二保持电路（30B）的数据由锁存电路（40）锁存），然后将第一保持电路（20A）的数据传送到第二保持电路（30B），然后由锁存电路（40）锁存的第二保持电路（30B）的数据被传送到第一保持电路电路（20A），从而交换数据。因此，可以显着地减少寄存器文件所需的面积。

19. 发明申请

WO2018175093A1 BITLINE PRECHARGE CONTROL AND TRACKING SCHEME PROVIDING INCREASED MEMORY CYCLE SPEED FOR PSEUDO-DUAL-PORT MEMORIES 审中-公开
公开(公告)号：WO2018175093A1
公开(公告)日：2018-09-27
申请号：PCT/US2018/020751
申请日：2018-03-02
申请人： QUALCOMM INCORPORATED
发明人： NARASIMHAN, Mukund , SINHA, Rakesh Kumar , GUPTA, Sharad Kumar , BODA, Veerabhadra Rao
IPC分类号： G11C7/22 , G11C7/10 , G11C8/16 , G11C11/408 , G11C11/419 , G11C7/12 , G06F1/32
CPC分类号： G11C7/12 , G06F1/3275 , G11C7/062 , G11C7/1075 , G11C7/14 , G11C7/22 , G11C7/222 , G11C7/227 , G11C8/16 , G11C11/419
摘要： A write precharge period for a pseudo-dual-port memory is initiated by an edge (rising or falling) of a read precharge signal. The same edge type (rising or falling) of a write precharge signal signals the end of the write precharge period.

20. 发明申请

WO2017127193A1 STATIC RANDOM ACCESS MEMORY WITH IMPROVED WRITE TIME AND REDUCED WRITE POWER 审中-公开
标题翻译：静态随机访问存储器，改进了写入时间，减少了写入功耗
公开(公告)号：WO2017127193A1
公开(公告)日：2017-07-27
申请号：PCT/US2016/067348
申请日：2016-12-16
申请人： QUALCOMM INCORPORATED
发明人： GUPTA, Sharad Kumar , NARASIMHAN, Mukund , BODA, Veerabhadra Rao
IPC分类号： G11C11/418 , G11C8/18 , G11C8/10 , G11C8/08 , G11C7/22
CPC分类号： G11C7/227 , G11C7/12 , G11C7/22 , G11C8/08 , G11C8/10 , G11C8/18 , G11C11/418 , G11C11/419 , G11C2207/229
摘要： A static random access memory is provided in which the word line assertion during a write operation is delayed until the discharge of a dummy bit line is detected.
摘要翻译：提供一种静态随机存取存储器，其中写入操作期间的字线断言被延迟直到检测到虚拟位线的放电为止。

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