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1. 发明授权

KR101460355B1 집적 회로 및 그 제조 방법 有权
标题翻译：识别和/或编程集成电路的方法
公开(公告)号：KR101460355B1
公开(公告)日：2014-11-10
申请号：KR1020070096329
申请日：2007-09-21
申请人： 에이저 시스템즈 엘엘시
发明人： 해리스에드워드비
IPC分类号： H01L23/48 , H01L21/60
CPC分类号： H01L23/525 , H01L23/544 , H01L24/11 , H01L2223/54433 , H01L2223/5444 , H01L2924/14 , H01L2924/00
摘要： 본 발명은 저비용의 칩 식별 회로를 위한 칩 및 그 제조 방법에 관한 것이다. 일실시예에서, 집적 회로 제조 방법은 프로그래밍 패드를 포함하는 패드 레벨을 포함하는 다중 레벨 금속화 구조를 형성하는 것을 포함한다. 복수의 활성 디바이스가 기판 상에 형성되고, 복수의 금속화 레벨이 활성 디바이스 상에 형성되며, 활성 디바이스의 일부를 연결하여 프로그램 가능한 회로를 형성한다. 프로그램 가능한 회로는 본드 패드 레벨 상의 프로그래밍 패드 쌍에 접속된다. 이들 프로그래밍 패드 쌍의 일부 내의 프로그래밍 패드는 마스크를 사용하지 않는 잉크젯 인쇄 기법으로 침착된 도전성 잉크를 사용하여 선택적으로 서로 접속된다. 그 다음에 패드는 비도전성 보호층으로 덮인다.

2. 发明公开

KR1020130044048A 반도체 웨이퍼 및 이를 이용한 스택 패키지 제조방법 无效
标题翻译：半导体晶体管和使用其制造堆叠封装的方法
公开(公告)号：KR1020130044048A
公开(公告)日：2013-05-02
申请号：KR1020110108305
申请日：2011-10-21
申请人： 에스케이하이닉스 주식회사
发明人： 한권환
IPC分类号： H01L21/66 , H01L23/12
CPC分类号： H01L22/14 , H01L22/32 , H01L23/544 , H01L2223/5444 , H01L2224/16225 , H01L2924/15311
摘要： PURPOSE: A semiconductor wafer and a method for fabricating a stack package using the same are provided to test a semiconductor chip on a wafer parallel to the lowermost semiconductor chip of a semiconductor chip module without applying a physical stress to the semiconductor chip module in a test. CONSTITUTION: A semiconductor chip includes a bonding pad(110) and a control module(120). The bonding pad is arranged along the central part of the semiconductor chip. The control module transfers a test signal on a connection line(300) to the bonding pad. The control module includes a storage part(121), a comparison part(122), and a switching part(123). The connection line is formed between scribe lanes in order to couple adjacent semiconductor chips. [Reference numerals] (121) Storage part; (122) Comparison part; (123) Switching part
摘要翻译：目的：提供半导体晶片和使用其制造叠层封装的方法，以在半导体芯片模块的最下半导体芯片平行的晶片上测试半导体芯片，而不在半导体芯片模块中施加物理应力。构成：半导体芯片包括接合焊盘（110）和控制模块（120）。焊盘沿着半导体芯片的中心部分布置。控制模块将连接线（300）上的测试信号传送到接合焊盘。控制模块包括存储部分（121），比较部分（122）和切换部分（123）。连接线形成在划线之间，以便耦合相邻的半导体芯片。（附图标记）（121）存储部; （122）比较部分; （123）切换部分

3. 发明授权

KR101092039B1 집적회로의 인증 방법 및 장치 有权
标题翻译：集成电路认证
公开(公告)号：KR101092039B1
公开(公告)日：2011-12-12
申请号：KR1020047016570
申请日：2003-04-14
申请人： 메사추세츠 인스티튜트 오브 테크놀로지
发明人： 디바다스스리니바스 , 가센드블레이즈 , 반디크마르텐 , 클라크드와인
IPC分类号： H01L21/02
CPC分类号： G06F21/31 , G06F21/72 , G06F21/73 , G06F21/77 , G06F21/79 , G06F21/86 , G06F2221/2103 , G06F2221/2121 , G06F2221/2129 , G06F2221/2153 , G06Q20/3674 , G09C1/00 , H01L23/544 , H01L23/576 , H01L2223/54433 , H01L2223/5444 , H01L2223/54473 , H01L2924/0002 , H04L9/0897 , H04L9/3278 , H04L2209/34 , H04L2209/42 , H01L2924/00
摘要： 한그룹의소자가공통설계에기초하여제조된다. 각각의소자는그룹내에서그 소자에대하여고유하게대응하는복수의측정가능한특성을가지며, 각각의소자는상기측정가능한특성을측정하기위한측정모듈을가진다. 상기한 그룹의소자들중 하나에대한인증은, 상기소자의복수의측정가능한특성들의 하나또는그 이상에대한선택적측정에의해가능하게된다.

4. 发明公开

KR1020110122519A 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법 有权
标题翻译：具有电子熔断器结构的半导体器件及其制造方法
公开(公告)号：KR1020110122519A
公开(公告)日：2011-11-10
申请号：KR1020100042075
申请日：2010-05-04
申请人： 삼성전자주식회사
发明人： 김덕기
IPC分类号： H01L23/62
CPC分类号： H01L23/5382 , H01L21/28273 , H01L23/5252 , H01L23/5256 , H01L23/544 , H01L27/0629 , H01L27/11526 , H01L27/11531 , H01L29/165 , H01L29/66545 , H01L29/66825 , H01L29/7848 , H01L29/788 , H01L2223/54433 , H01L2223/5444 , H01L2223/54473 , H01L2924/0002 , H01L23/62 , H01L2924/00
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to produce an optimized e-fuse structure for high integration by forming a floating pattern to be a structurally floated state. CONSTITUTION: A substrate comprises a first area(70), a second area(80), and a third area(90) which are arranged to be separated. A e-fuse structure(200) is formed in the first area. A first MOS(Metal Oxide Semiconductor) transistor(210) is formed in the second area. A second MOS transistor(220) is formed in the third area. A device isolation pattern is arranged to define active units(ACT1, ACT2, ACT3) in the substrate.
摘要翻译：目的：提供一种半导体器件及其制造方法，以通过将浮动图案形成为结构浮动状态来产生用于高集成度的优化的电熔丝结构。构成：衬底包括布置成分离的第一区域（70），第二区域（80）和第三区域（90）。在第一区域中形成电熔丝结构（200）。在第二区域中形成第一MOS（金属氧化物半导体）晶体管（210）。在第三区域中形成第二MOS晶体管（220）。布置器件隔离图案以定义衬底中的有源单元（ACT1，ACT2，ACT3）。

5. 发明授权

KR100983250B1 디바이스 식별 방법, 디바이스 제조 방법, 및 전자디바이스 失效
标题翻译：设备识别方法，设备制造方法和电子设备
公开(公告)号：KR100983250B1
公开(公告)日：2010-09-20
申请号：KR1020087003696
申请日：2005-08-18
申请人： 가부시키가이샤 어드밴티스트 , 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
发明人： 오카야스토시유키 , 스가와시게토시 , 테라모토아키노부
IPC分类号： H01L21/66 , H01L21/822 , H01L27/04
CPC分类号： H01L23/544 , G01R31/31718 , G11C2029/4402 , H01L21/76254 , H01L22/14 , H01L2223/5444 , H01L2924/0002 , Y10T29/49004 , H01L2924/00
摘要： 전자 디바이스의 실제의 동작시에 동작하는 실동작 회로 및 복수의 테스트용 소자가 설치되며 전자 디바이스의 시험시에 동작하는 테스트용 회로를 포함하는 전자 디바이스를 식별하는 디바이스 식별 방법에 있어서, 복수의 테스트용 소자의 전기적 특성을 측정하는 특성 측정 단계, 각각의 테스트용 소자의 전기적 특성을 전자 디바이스의 식별 정보로서 저장하는 식별 정보 저장 단계, 원하는 전자 디바이스를 식별하기 위해 당해 전자 디바이스에 포함되는 복수의 테스트용 소자의 전기적 특성을 측정하고 당해 전자 디바이스의 식별 정보를 취득하는 식별 정보 취득 단계, 및 식별 정보 취득 단계가 취득한 식별 정보와 식별 정보 저장 단계가 저장한 식별 정보를 비교하여 식별 정보가 일치한 경우에 동일한 전자 디바이스로 판정하는 매칭 단계를 포함하는 디바이스 식별 방법을 제공한다.
실동작 회로, 테스트용 회로, 디바이스 식별, 식별 정보, 전자 디바이스

6. 发明授权

KR100817343B1 반도체 집적회로장치 有权
标题翻译：半导体集成电路器件
公开(公告)号：KR100817343B1
公开(公告)日：2008-03-27
申请号：KR1020077023259
申请日：2001-02-08
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 이시바시코이치로 , 야마오카마사나오 , 슈쿠리쇼지 , 야나기사와카즈마사 , 니시모토준이치 , 아오키마사카즈
IPC分类号： G11C29/00
CPC分类号： G11C16/0441 , B82Y10/00 , C04B28/02 , C04B2103/0097 , C04B2111/00017 , C04B2111/00456 , C04B2111/00517 , C04B2111/2092 , G11C16/04 , G11C29/12 , G11C29/789 , G11C29/848 , G11C2216/10 , H01L22/22 , H01L23/53228 , H01L23/544 , H01L24/48 , H01L24/49 , H01L27/0211 , H01L27/105 , H01L27/10897 , H01L2223/5444 , H01L2223/54473 , H01L2224/05554 , H01L2224/05599 , H01L2224/48091 , H01L2224/48472 , H01L2224/49175 , H01L2224/85399 , H01L2924/00014 , H01L2924/10162 , H01L2924/12042 , H01L2924/13091 , H01L2924/14 , H01L2924/19041 , C04B14/04 , C04B14/06 , C04B14/14 , C04B14/16 , C04B20/008 , C04B24/00 , H01L2924/00012 , H01L2924/00 , H01L2224/45015 , H01L2924/207 , H01L2224/45099
摘要： 다층배선, 동배선을 가지는 반도체 집적회로에 있어서, 결함구제(救濟), 트리밍의 코스트를 저감한다. 제1층째의 폴리실시콘을 플로팅전극으로 한 불휘발성 메모리소자를 이용하여, 반도체 중의 메모리 어레이의 결함을 구제하기 위한 어드레스 등을 기억시킨다. 또는, 상기 불휘발성 메모리소자에, 반도체 집적회로의 테스팅 중에 프로그램을 행한다. 불휘발성 메모리소자를 형성하는데, 특별한 프로세스가 필요없게 된다. 즉, CMOS 디바이스의 형성프로세스로 불휘발성 메모리소자를 형성할 수 있다. 또, 테스팅 중에 프로그램을 행하므로, 프로그램을 위한 레이저 등의 장치가 필요없게 될 뿐아니라, 프로그램에 필요한 시간을 단축할 수 있으므로, 테스팅 코스트를 저감할 수 있다.
반도체 집적회로장치, 결함구제
摘要翻译：在具有多层布线和铜布线的半导体集成电路中，缺陷修复和修整的成本降低。通过使用非易失性存储元件的第一层到浮动电极，并且存储该地址等的聚实施例锥体补救半导体的存储器阵列的缺陷。或者，非易失性存储元件在半导体集成电路的测试期间被编程。形成非易失性存储元件时不需要特殊的工艺。即，非易失性存储元件可以通过形成CMOS器件的工艺形成。另外，由于在测试程序中的线，不仅消除了对激光设备，诸如用于一个程序的需要，它能够缩短由程序所需要的时间，因此能够降低测试成本。

7. 发明授权

KR100430174B1 로트에 의거하지 않은 집적 회로 제조 방법 失效
标题翻译：在此之后，我们将会为您提供一个完美的解决方案
公开(公告)号：KR100430174B1
公开(公告)日：2004-05-03
申请号：KR1019997008661
申请日：1998-03-24
申请人： 마이크론 테크놀로지 인코포레이티드
发明人： 존스마크.엘. , 바네트그레고리에이.
IPC分类号： G06F19/00 , H01L21/02
CPC分类号： G05B19/128 , G01R31/31718 , G05B2219/31296 , G05B2219/45026 , G06F11/006 , H01L27/0207 , H01L2223/5444 , Y02P90/10
摘要： 고유의 퓨즈 식별(ID)을 각각 갖는 타입의 집적 회로(IC)의 연속적이며, 로트에 의거하지 않은 제조 방법(30)은, 각각의 상기 IC 디바이스의 퓨즈 ID를 판독하는 단계와, 실질적으로 연속적인 방식으로 단계(32)를 통하여 상기 IC 디바이스의 다수의 로트를 진행시키는 단계와, 상기 공정의 상기 단계(32)를 통하여 각각의 IC 디바이스의 진행과 관련된 검사 데이터를 발생하는 단계와, 각각의 IC 디바이스에 대해 발생된 데이터를 IC 디바이스가 상기 공정의 상기 단계를 통해 트래킹되도록하는 관련 IC 디바이스의 퓨즈 ID와 관련시키는 단계를 포함한다.
摘要翻译：一种用于连续，非批量地制造具有唯一熔丝标识（ID）的类型的集成电路（IC）器件的方法包括：读取每个IC器件的熔丝ID; 通过例如制造过程中的测试步骤以基本上连续的方式推进多批次的IC器件; 通过该过程中的步骤产生与每个IC器件的进步有关的数据，例如测试数据; 并且将为每个IC器件生成的数据与其相关IC器件的熔丝ID相关联。

8. 发明授权

KR100401776B1 반도체 장치, 단말 장치 및 통신 방법 失效
标题翻译： 반도체장치，단말장치및통신방법
公开(公告)号：KR100401776B1
公开(公告)日：2003-10-17
申请号：KR1020010052795
申请日：2001-08-30
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 마에다시게노부
IPC分类号： H04M1/66 , G06F12/14
CPC分类号： H01L23/57 , G06F11/006 , G08B13/1409 , G11C7/24 , G11C16/22 , H01L23/544 , H01L23/576 , H01L2223/5444 , H01L2924/0002 , H01L2924/00
摘要： A code generation unit (400) generates an identification code (Cd) inherent in a semiconductor substrate (CH1 or CH3). A memory (601) formed in another semiconductor substrate (CH2) stores the identification code (Cd) as a memory code (Co). The identification code (Cd) is written from the code generation unit (400) to the memory (601) before shipment of a semiconductor device (600) as a product. A comparator circuit (403) compares the identification code (Cd) with the memory code (Co) and stops some of operations of a predetermined circuit (405) when the two codes do not coincide with each other. With this construction, a higher technical barrier (security) against fraudulent use of an appliance of the semiconductor device through replacement of the semiconductor substrate can be achieved.
摘要翻译：代码生成单元（400）生成半导体衬底（CH1或CH3）中固有的识别码（Cd）。形成在另一个半导体衬底（CH2）中的存储器（601）将识别码（Cd）存储为存储器码（Co）。在作为产品出货半导体器件（600）之前，将识别码（Cd）从代码生成单元（400）写入存储器（601）。比较器电路（403）将识别码（Cd）与存储器码（Co）进行比较，并且当两个码彼此不一致时停止预定电路（405）的一些操作。利用这种结构，可以实现通过更换半导体衬底来防止半导体器件的器具被欺骗性使用的较高技术屏障（安全性）。

9. 发明公开

KR1020010062217A 집적 회로 및 그 제조 방법 失效
标题翻译：集成电路及其制造方法
公开(公告)号：KR1020010062217A
公开(公告)日：2001-07-07
申请号：KR1020000074189
申请日：2000-12-07
申请人： 인피니언 테크놀로지스 아게
发明人： 마뇨키,촐탄
IPC分类号： H01L21/027
CPC分类号： H01L22/34 , G03F1/00 , H01L2223/5444 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要： PURPOSE: An integrated circuit and its manufacturing method is provided to detect an error caused by taking an incorrect mask at manufacture of an integrated circuit having a specified function desired by user. CONSTITUTION: The integrated circuit has the second structure(S2) which is used to materialize a predetermined function generated using an exposure mask(MSKi) on several fixed wiring levels(M1,M2,P) and is used to inspect the attribution of a used mask to a common mask set(MSKS), on the several fixed wiring levels, in addition to the first structure(S1).
摘要翻译：目的：提供一种集成电路及其制造方法，用于在制造具有用户期望的指定功能的集成电路时检测由于错误掩模所引起的误差。构成：集成电路具有第二结构（S2），其用于实现在几个固定布线层（M1，M2，P）上使用曝光掩模（MSKi）产生的预定功能，并用于检查所使用的属性除了第一个结构（S1）之外，在几个固定布线电平上的掩模到公共掩模集（MSKS）。

10. 发明公开

KR1020010014951A 반도체 장치, 반도체 장치의 제조 방법 및 통신 방법 失效
标题翻译：半导体器件，其制造和通信方法
公开(公告)号：KR1020010014951A
公开(公告)日：2001-02-26
申请号：KR1020000027227
申请日：2000-05-20
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 마에다시게노부 , 입포시다까시 , 구리야마히로따다 , 혼다히로끼
IPC分类号： H01L29/786
CPC分类号： H01L23/57 , H01L2223/5444 , H01L2924/0002 , H04M1/67 , H04W12/12 , H01L2924/00
摘要： PURPOSE: To put up a higher barrier at a low cost to the unauthorized use of a user terminal. CONSTITUTION: A channel region 2, a source region 3, and a drain region 4 are formed on a polycrystalline semiconductor layer 1. A polycrystalline TFT 101 varies in characteristics depending on the volume of crystal grain boundaries 6 contained in the channel region 2. A drain current becomes smaller with an increase of grain boundaries 6 in the channel region 2. The TFT 101 is mounted together with a coding circuit on a semiconductor chip or a system so as to use codes obtained by coding the electrical properties of the TFT 101 for discriminating a semiconductor chip or a system.
摘要翻译：目的：以非常低的成本为用户终端提供更高的屏障。构成：在多晶半导体层1上形成沟道区域2，源极区域3和漏极区域4.多晶硅TFT101的特性根据沟道区域2中包含的晶粒边界6的体积而变化。漏极电流随着沟道区域2中的晶界6的增加而变小。TFT 101与半导体芯片或系统上的编码电路一起安装，以便使用通过将TFT 101的电性能编码而获得的代码识别半导体芯片或系统。

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