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1. 发明公开

KR1020160107549A 반도체 장치 审中-实审
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR1020160107549A
公开(公告)日：2016-09-19
申请号：KR1020150030433
申请日：2015-03-04
申请人： 에스케이하이닉스 주식회사
发明人： 정성욱
IPC分类号： G11C16/04 , G11C16/34 , G11C16/10 , G11C16/12 , G11C16/30 , G11C16/24 , G11C16/28
CPC分类号： G11C16/10 , G11C7/14 , G11C16/0483 , G11C16/3427 , G11C16/0441 , G11C16/0425 , G11C16/12 , G11C16/24 , G11C16/28 , G11C16/30 , G11C16/34
摘要： 반도체장치는다수의메모리스트링들을포함하고, 각각의메모리스트링이비트라인과연결되는드레인셀렉트트랜지스터, 공통소스라인과연결되는소스셀렉트트랜지스터, 드레인셀렉트트랜지스터및 소스셀렉트트랜지스터사이에연결되는메모리셀들, 드레인셀렉트트랜지스터와메모리셀 사이에연결되는더미메모리셀들을포함하는메모리블록, 및메모리셀들의프로그램동작을수행하도록구성된동작회로를포함하며, 동작회로는프로그램동작시 드레인셀렉트트랜지스터와인접한더미메모리셀에서밴드간터널링현상에의해전자가발생하도록더미메모리셀들에인가되는동작전압들을발생시킨다.
摘要翻译：本发明的半导体器件包括：存储块，其包括漏极选择晶体管，该漏极选择晶体管包括多个存储器串，其中每个存储器串连接到位线，源极选择晶体管连接到公共源极线，存储器单元连接在漏极选择晶体管和源极选择晶体管，以及连接在漏极选择晶体管和存储单元之间的虚拟存储单元; 以及被配置为执行存储单元的编程操作的操作电路。操作电路产生施加到虚拟存储单元的工作电压，以便在编程操作期间通过与漏极选择晶体管相邻的虚拟存储单元中的带之间的隧道现象产生电子。

2. 发明公开

KR1020160065705A 전계효과 강화 더블 폴리 이이피롬 어레이를 이용한 룩업 테이블 无效
标题翻译：使用电场效应执行的POLY-POL EEPROM的查看表
公开(公告)号：KR1020160065705A
公开(公告)日：2016-06-09
申请号：KR1020140170089
申请日：2014-12-01
申请人： 계명대학교 산학협력단
发明人： 채용웅 , 도왕록
IPC分类号： G11C16/04 , G11C16/26 , G11C16/06 , G11C7/06
CPC分类号： G11C16/0483 , G11C7/067 , G11C16/0441 , G11C16/06 , G11C16/26 , G11C2207/063 , G11C2211/5617 , G11C2216/28
摘要： 본발명은전계효과강화더블폴리이이피롬어레이를이용한룩업테이블에관한것으로서, 보다구체적으로는 M×N 어레이(M 및 N은각각자연수)로배열되는복수의메모리셀(MCL)을포함하는메모리셀 어레이(100); 상기메모리셀 어레이(100)에저장된아날로그신호와외부로부터전달된입력신호가입력되는절대치회로(200); 및상기절대치회로(200)의출력값을제공받는 WTA 회로(300)를포함하고, 상기메모리셀(MCL)은각각, 더블폴리이이피롬으로구성되는셀 트랜지스터; 및상기셀 트랜지스터의게이트전극에대해제1 단자가연결되는셀 커패시터를포함하고, 상기메모리셀 어레이(100)는, 행방향으로배열되는메모리셀(MCL)들간에, 상기셀 트랜지스터의소스전극은소스전극끼리연결되고, 드레인전극은드레인전극끼리연결되며, 게이트전극에연결되는상기제1 단자는제1 단자끼리연결되고, 열방향으로배열되는메모리셀(MCL)들간에, 상기셀 커패시터의제1 단자에반대되는제2 단자끼리연결되며, 상기더블폴리이이피롬은, 전자의유출입방향을따라전계의세기가증가하도록일단이연장되는부유게이트(110); 상기부유게이트(110) 상에중첩하는콘트롤게이트(120); 및상기컨트롤게이트(120)에이격되고, 상기부유게이트(110)의연장된단부가삽입되어상기부유게이트(110)에전기적으로연결되는인젝터(130)를포함하는것을그 구성상의특징으로한다. 본발명에서제안하고있는전계효과강화더블폴리이이피롬어레이를이용한룩업테이블에따르면, M×N 어레이(M 및 N은각각자연수)로배열되는복수의메모리셀을포함하는메모리셀 어레이와, 메모리셀 어레이에저장된아날로그신호와외부로부터전달된입력신호가입력되는절대치회로와, 절대치회로의출력값을제공받는 WTA 회로를포함하되, 메모리셀은각각, 더블폴리이이피롬으로구성되는셀 트랜지스터와, 셀트랜지스터의게이트전극에대해제1 단자가연결되는셀 커패시터를포함하고, 메모리셀 어레이는, 행방향으로배열되는메모리셀들간에, 셀트랜지스터의소스전극은소스전극끼리연결되고, 드레인전극은드레인전극끼리연결되며, 게이트전극에연결되는제1 단자는제1 단자끼리연결되고, 열방향으로배열되는메모리셀들간에, 셀커패시터의제1 단자에반대되는제2 단자끼리연결됨으로써, 병렬처리가가능한아날로그신호방식의아날로그메모리를이용하여고속이면서집적도가높고불활성특성을나타내는룩업테이블을구현할수 있다.
摘要翻译：本发明涉及使用电场增强型双重多重EEPROM的查找表。更具体地，查找表包括：存储单元阵列（100），包括以M×N阵列（M和N分别为自然数）排列的多个存储单元（MCL）; 输入存储在存储单元阵列（100）中的模拟信号和从外部传送的输入信号的绝对值电路（200）以及用于接收绝对电路（200）的输出值的WTA电路（300）。查找表通过使用能够并行处理的模拟信号方法的模拟存储器而快速地表示非易失性属性并具有高度集成度。

3. 发明授权

KR101443507B1 메모리 디바이스들 및 그 제조방법 有权
标题翻译：存储器件及其制造方法
公开(公告)号：KR101443507B1
公开(公告)日：2014-09-22
申请号：KR1020130025523
申请日：2013-03-11
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칼니츠스키알랙산더 , 투안시아오친 , 추이펠릭스잉키트 , 루하우얀
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/7883 , G11C16/0441 , H01L27/11524 , H01L27/11558 , H01L29/0653 , H01L29/42328 , H01L29/66825 , H01L29/7881
摘要： 메모리 디바이스들 및 그 제조방법이 개시된다. 일 실시예에서, 메모리 디바이스는 워크피스 위에 배치된 게이트를 갖는 트랜지스터를 포함한다. 트랜지스터는 워크피스에서 게이트 근처에 배치된 소스 영역과 드레인 영역을 포함한다. 메모리 디바이스는 워크피스를 향해 연장하는 팁 부분을 포함한 소거 게이트를 포함한다. 소거 게이트는 트랜지스터의 게이트에 커플링된다.

4. 发明公开

KR1020140081390A 비휘발성 메모리 장치 및 그 제조방법 审中-实审
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020140081390A
公开(公告)日：2014-07-01
申请号：KR1020120151081
申请日：2012-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 권영준
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C16/0441 , G11C16/3477 , H01L29/42324 , H01L29/66825 , H01L29/7887 , H01L21/28273 , H01L21/823493 , H01L27/11521 , H01L29/788
摘要： The present technique is to provide a nonvolatile memory device which prevents over erase and increases the degree of integration at the same time and a method of fabricating the same. The present technique provides a nonvolatile memory device which comprises a select gate which is formed on a substrate; floating gates which are formed in the sidewall of the select gate and are separated from each other to be independently programmable; and bonding regions which are formed on the substrate and are adjacent to each of the floating gates.
摘要翻译：本技术是提供一种防止过度擦除并同时增加集成度的非易失性存储器件及其制造方法。本技术提供了一种非易失性存储器件，其包括形成在衬底上的选择栅极; 形成在选择栅极的侧壁中并且彼此分离以便可独立编程的浮置栅极; 以及形成在基板上并与每个浮动栅极相邻的接合区域。

5. 发明公开

KR1020140077812A 메모리 디바이스들 및 그 제조방법 有权
标题翻译：存储器件及其制造方法
公开(公告)号：KR1020140077812A
公开(公告)日：2014-06-24
申请号：KR1020130025523
申请日：2013-03-11
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칼니츠스키알랙산더 , 투안시아오친 , 추이펠릭스잉키트 , 루하우얀
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/7883 , G11C16/0441 , H01L27/11524 , H01L27/11558 , H01L29/0653 , H01L29/42328 , H01L29/66825 , H01L29/7881 , H01L27/11521 , H01L21/28273 , H01L27/11502 , H01L27/11526
摘要： Disclosed are memory devices and a manufacture method thereof. In an embodiment, a memory device includes a transistor which has a gate arranged on a workpiece. The transistor includes a source region and a drain region which are arranged near the gate in the workpiece. The memory device includes an erasing gate including a tip part which is extended toward the workpiece. The erasing gate is coupled with the gate of the transistor.
摘要翻译：公开了存储器件及其制造方法。在一个实施例中，存储器件包括具有布置在工件上的栅极的晶体管。晶体管包括在工件中的栅极附近设置的源极区域和漏极区域。存储器件包括一个擦除栅极，该擦除栅极包括朝向工件延伸的尖端部分。擦除栅极与晶体管的栅极耦合。

6. 发明公开

KR1020070026436A 재기록 가능 전자식 퓨즈 无效
标题翻译：可靠的电子熔接
公开(公告)号：KR1020070026436A
公开(公告)日：2007-03-08
申请号：KR1020067020389
申请日：2005-03-29
申请人： 아이엠피아이엔제이, 인크.
发明人： 디오리오,크리스토퍼,제이. , 베르나르드,프레데릭,제이. , 휴메스,토드,이. , 페사벤토,알베르토
IPC分类号： G11C16/04 , G11C16/34 , G11C16/30
CPC分类号： G11C16/0441 , G11C16/045 , G11C16/10
摘要： Rewriteable electronic fuses (figure 3) include latches and/or logic gates (32) coupled to one or more nonvolatile elements (34). The nonvolatile memory elements are configured to be programmed to memory values capable of causing associated electronic circuits to settle to predetermined states as power-up or reset signals (Vdd or /RESET) are applied to the fuses. Although not required, the nonvolatile memory elements used in the rewriteable electronic fuses may comprise floating-gate transistors (48, 50 in figure 4). An amount of charge stored on the floating gate of a given floating- gate transistor determines the memory value and, consequently, the state to which a fuse settles upon power-up or reset of the fuse. ® KIPO & WIPO 2007
摘要翻译：可重写电子熔丝（图3）包括耦合到一个或多个非易失性元件（34）的锁存器和/或逻辑门（32）。非易失性存储器元件被配置为被编程为能够使相关联的电子电路稳定到预定状态的存储器值，因为上电或复位信号（Vdd或/ RESET）被施加到保险丝。尽管不是必需的，但是在可重写电子熔丝中使用的非易失性存储元件可以包括浮栅晶体管（图4中的48,50）。存储在给定浮栅晶体管的浮置栅极上的电荷量决定了存储器值，并且因此确定了保险丝上电或复位时保险丝熔断的状态。 ®KIPO＆WIPO 2007

7. 发明公开

KR1020010006137A 비휘발성 메모리 无效
标题翻译：非易失性存储器
公开(公告)号：KR1020010006137A
公开(公告)日：2001-01-26
申请号：KR1019997009215
申请日：1998-04-06
申请人： 프로그래머블 실리콘 솔루션즈
发明人： 웡팅화
IPC分类号： H01L27/115
CPC分类号： G11C16/0433 , G11C16/0441 , G11C16/12 , H01L27/115 , H01L29/7885
摘要： 비휘발성메모리는오버레이제어게이트를포함할필요없이내장된 P-웰내에형성된다. 결과로, 보통의로직공정기술이비휘발성메모리셀형성에사용된다. 기판열전자주입을사용하고, 이미터가전하주입기로서동작하는래터럴바이폴라트랜지스터의형성하지만, 프로그램효율이향상되고, 필요한프로그램전압및 전류는다른디바이스에서사용되는상대적으로높은전압및 전류보다감소될수 있다.

8. 发明公开

KR1020000029021A 비휘발성 반도체 기억 장치 失效
标题翻译：非易失性存储器
公开(公告)号：KR1020000029021A
公开(公告)日：2000-05-25
申请号：KR1019990044209
申请日：1999-10-13
申请人： 후지쯔 가부시끼가이샤
发明人： 야마시타미노루
IPC分类号： H01L27/115
CPC分类号： G11C16/0441 , G11C14/0063
摘要： PURPOSE: A nonvolatile memory is provided to reduce a number of circuit by decreasing a voltage of a control gate of a floating gate-typed memory cell. CONSTITUTION: A periphery circuit of a floating gate-typed cell comprises a writable and erasable floating gate-typed cell(21) and floating gate-typed cell(22), P channel transistors, and an inverter(25). The periphery circuit of floating gate-typed cell sets a critical voltage of one cell to below 0 V and maintains a critical voltage of the other cell in a normal state, to store a data by voltage differences flowing the two floating gate-typed cells. Control gates of the cells are inputted with 0 V from the power, and one of the memory transistor is always maintained an on-state. The cells have a polysilicon gate in a gate oxide film as the prior art to implant or radiate electron by applying high voltage and to change the critical voltage of the memory transistor.
摘要翻译：目的：提供非易失性存储器以通过降低浮动栅型存储单元的控制栅极的电压来减少电路数量。构成：浮动栅型单元的外围电路包括可写和可擦除浮栅型单元（21）和浮栅型单元（22），P沟道晶体管和逆变器（25）。浮栅型电池的外围电路将一个电池的临界电压设置为低于0V，并将另一个电池的临界电压维持在正常状态，以通过流过两个浮动栅极类型电池的电压差来存储数据。电池的控制栅极从电源输入0V，并且存储晶体管中的一个始终保持导通状态。电池在栅极氧化膜中具有多晶硅栅极，作为现有技术，通过施加高电压来注入或辐射电子并改变存储晶体管的临界电压。

9. 发明授权

KR100190248B1 프로그램 가능한 반도체 메모리 장치 失效
标题翻译：可编程半导体器件
公开(公告)号：KR100190248B1
公开(公告)日：1999-06-01
申请号：KR1019940010549
申请日：1994-05-14
申请人： 후지쯔 가부시끼가이샤
发明人： 후쿠타니유타카 , 나카야마도모히로 , 히라야마세이지 , 후지에다와이치로 , 요지아라야마 , 후지이아쯔시 , 다카하시요시타카 , 나가사와마사노리 , 기무라마사카즈 , 다니구티쯔토무 , 후지모토히로유키
IPC分类号： G11C17/00
CPC分类号： G11C29/80 , G11C8/18 , G11C16/0441 , G11C17/12 , G11C29/822 , G11C29/83 , G11C29/846
摘要： 반도체 메모리 장치는 칩 인에이블 신호 및 어드레스 신호를 수신하기 위한 단자, 내부 회로 및, 칩 인에이블 신호가 비활성 레벨에서 활성 레벨로 천이될 경우 어드레스 신호의 레벨에 관계없이 반도체 메모리 장치의 출력 타이밍을 동일하게 하는 소정의 내부 제어 신호(ALP)를 발생시키기 위한 내부 제어 신호 발생 회로(200, 14, 54)를 구비한다. 내부 회로는 칩 인에이블 신호의 비활성 레벨에 응답하여 비작동 되고 칩 인에이블 신호의 활성 레벨에 응답하여 작동된다.

10. 发明授权

KR1019900000586B1 리드 온리 메모리(Read Only Memory)회로 失效
标题翻译：只读存储器电路
公开(公告)号：KR1019900000586B1
公开(公告)日：1990-01-31
申请号：KR1019850007906
申请日：1985-10-25
申请人： 후지쯔 가부시끼가이샤
发明人： 와끼모도히데유끼 , 요시다마사노부
IPC分类号： H01L27/112
CPC分类号： G11C16/0441
摘要： The ROM circuit comprises a first transistor having a control and a floating gate and a depletion type second transistor having a gate formed as an extension of the floating gate. The second transistor outputs a high level control signal if hot electrons have been accumulated on the floating gate of the first transistor by the application of a predetermined high level input signal to the control gate, and outputs a low level signal when the high level input signal has not been provided to the control gate. A resistor is connected between the control gate and drain of the first transistor, and a second resistor is connected between the output node of the second transistor and the second voltage surce.
摘要翻译： ROM电路包括具有控制和浮置栅极的第一晶体管和具有形成为浮置栅极延伸的栅极的耗尽型第二晶体管。如果通过对控制栅极施加预定的高电平输入信号而在第一晶体管的浮置栅极上累积了热电子，则第二晶体管输出高电平控制信号，并且当高电平输入信号尚未提供给控制门。电阻器连接在第一晶体管的控制栅极和漏极之间，第二电阻连接在第二晶体管的输出节点和第二电压之间。

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