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1. 发明申请

WO2011094127A8 TEXTURING AND DAMAGE ETCH OF SILICON SINGLE CRYSTAL (100) SUBSTRATES 审中-公开
标题翻译：硅单晶（100）衬底的纹理和损伤蚀刻
公开(公告)号：WO2011094127A8
公开(公告)日：2011-09-15
申请号：PCT/US2011022034
申请日：2011-01-21
申请人： ASIA UNION ELECTRONIC CHEMICAL CORP , DOVE CURTIS , BAUER GREG , BALOOCH MEHDI
发明人： DOVE CURTIS , BAUER GREG , BALOOCH MEHDI
IPC分类号： H01L31/0236 , H01L21/302 , H01L29/30
CPC分类号： H01L29/34 , H01L31/02363 , H01L31/028 , Y02E10/547
摘要： Methods for texturing of single crystal silicon substrates, particularly for use as solar cells or photovoltaic cells. Texturizing of the wafer surface is carried out with a TMAH based solution. The texturizing solution may further include isopropyl alcohol and ethylene glycol at different dilutions in DI water to further improves results.
摘要翻译：用于单晶硅衬底纹理化的方法，特别用作太阳能电池或光伏电池。使用基于TMAH的溶液进行晶片表面的纹理化。增稠溶液还可以包括不同稀释度的去离子水中的异丙醇和乙二醇，以进一步改善结果。

2. 发明申请

WO2007081964A2 SILICON CARBIDE DIMPLED SUBSTRATE 审中-公开
标题翻译：硅碳化硅基板
公开(公告)号：WO2007081964A2
公开(公告)日：2007-07-19
申请号：PCT/US2007/000558
申请日：2007-01-10
申请人： CREE, INC. , HARRIS, Christopher , BASCERI, Cem , GEHRKE, Thomas , BALKAS, Cengiz
发明人： HARRIS, Christopher , BASCERI, Cem , GEHRKE, Thomas , BALKAS, Cengiz
IPC分类号： H01L29/30
CPC分类号： H01L33/38 , H01L21/0475 , H01L23/367 , H01L23/3738 , H01L29/0657 , H01L29/1608 , H01L29/20 , H01L29/2003 , H01L29/417 , H01L33/0079 , H01L33/32 , H01L2924/0002 , H01L2924/10158 , H01L2933/0016 , H01L2924/00
摘要： A dimpled substrate and method of making including a substrate of high thermal conductivity having a first main surface and a second main surface opposite the first main surface. Active epitaxial layers are formed on the first main surface of the substrate. Dimples are formed as extending from the second main surface into the substrate toward the first main surface. An electrical contact of low resistance material is disposed on the second main surface and within the dimples. A back contact of low resistance and low loss is thus provided while maintaining the substrate as an effective heat sink.
摘要翻译：一种凹凸基板及其制造方法，包括具有第一主表面和与第一主表面相对的第二主表面的具有高导热性的基板。在衬底的第一主表面上形成有源外延层。凹坑形成为从第二主表面延伸到基板朝向第一主表面。低电阻材料的电触点设置在第二主表面和凹坑内。因此，在保持基板作为有效散热器的同时提供低电阻和低损耗的背接触。

3. 发明申请

WO2013023194A1 LOW ETCH PIT DENSITY (EPD) SEMI-INSULATING III-V WAFER 审中-公开
标题翻译：低密度密度（EPD）半绝缘III-V波形
公开(公告)号：WO2013023194A1
公开(公告)日：2013-02-14
申请号：PCT/US2012/050480
申请日：2012-08-10
申请人： AXT, INC. , LIU, Weiguo , YOUNG, Morris S. , BADAWI, M. Hani
发明人： LIU, Weiguo , YOUNG, Morris S. , BADAWI, M. Hani
IPC分类号： H01L29/30
CPC分类号： C30B11/00 , C30B29/42 , H01L21/3228 , Y10T428/24372
摘要： Systems and method of manufacturing wafers are disclosed using a low EPD crystal growth process and a wafer annealing process are provided resulting in III-V/GaAs wafers that provide higher device yields from the wafer. In one exemplary implementation, there is provided a method of manufacturing a group III based material with a low etch pit density (EPD). Moreover, the method includes forming polycrystalline group III based compounds, and performing vertical gradient freeze crystal growth using the polycrystalline group III based compounds. Other exemplary implementations may include controlling temperature gradients(s) during formation of the group III based crystal to provide very low etch pit density.
摘要翻译：使用低EPD晶体生长工艺公开了制造晶圆的系统和方法，并且提供晶片退火工艺，从而提供从晶片提供更高的器件产量的III-V / GaAs晶片。在一个示例性实施方案中，提供了制造具有低蚀刻坑密度（EPD）的基于III族的材料的方法。此外，该方法包括形成多晶III族化合物，并使用多晶III族化合物进行垂直梯度冷冻晶体生长。其它示例性实施方案可包括在形成基于III族的晶体期间控制温度梯度以提供非常低的蚀刻坑密度。

4. 发明申请

WO2011094127A2 TEXTURING AND DAMAGE ETCH OF SILICON SINGLE CRYSTAL (100) SUBSTRATES 审中-公开
标题翻译：硅单晶（100）衬底的织构和损伤刻蚀
公开(公告)号：WO2011094127A2
公开(公告)日：2011-08-04
申请号：PCT/US2011/022034
申请日：2011-01-21
申请人： ASIA UNION ELECTRONIC CHEMICAL CORPORATION , DOVE, Curtis , BAUER, Greg , BALOOCH, Mehdi
发明人： DOVE, Curtis , BAUER, Greg , BALOOCH, Mehdi
IPC分类号： H01L31/0236 , H01L21/302 , H01L29/30
CPC分类号： H01L29/34 , H01L31/02363 , H01L31/028 , Y02E10/547
摘要： Methods for texturing of single crystal silicon substrates, particularly for use as solar cells or photovoltaic cells. Texturizing of the wafer surface is carried out with a TMAH based solution. The texturizing solution may further include isopropyl alcohol and ethylene glycol at different dilutions in DI water to further improves results.
摘要翻译：用于单晶硅衬底纹理化的方法，特别是用作太阳能电池或光伏电池。用基于TMAH的解决方案进行晶片表面的纹理化。增稠溶液可以进一步包括在去离子水中以不同稀释度的异丙醇和乙二醇以进一步改善结果。

5. 发明申请

WO2004012257A9 METHOD AND APPARATUS FOR MANUFACTURING NET SHAPE SEMICONDUCTOR WAFERS 审中-公开
标题翻译：用于制造净形状半导体晶片的方法和设备
公开(公告)号：WO2004012257A9
公开(公告)日：2004-03-11
申请号：PCT/US0323401
申请日：2003-07-25
申请人： ASTROPOWER INC , JONCZYK RALF , KENDALL SCOTT L , RAND JAMES A
发明人： JONCZYK RALF , KENDALL SCOTT L , RAND JAMES A
IPC分类号： C30B11/00 , C30B13/00 , C30B29/64 , H01L21/00 , H01L29/06 , H01L31/0236 , H01L31/18 , H01L21/36 , C30B28/02 , H01L29/12 , H01L29/30
CPC分类号： H01L21/67109 , C30B11/002 , C30B13/00 , C30B29/06 , H01L29/0657 , H01L31/02363 , H01L31/1804 , Y02E10/547 , Y02P70/521 , Y10S438/906 , Y10S438/958
摘要： There is provided a method of fabricating a wafer, comprising depositing semiconductor material into a recess in a setter (80), moving the setter through a heating/cooling region to subject the semiconductor material (89) to a temperature profile, and removing a wafer from the recess. The size and shape of the wafer are substantially equal to the size of the wafer when it is used. As a result, the wafer can be fabricated in any desired shape and with any of a variety of surface structural features and/or internal structural features. The temperature profile can be closely controlled, enabling production of wafers having structural features not previously obtainable. There are also provided wafers formed by such methods and setters for use in such methods.
摘要翻译：提供了一种制造晶片的方法，该方法包括：将半导体材料沉积到设置器（80）中的凹槽中，使该设定器移动通过加热/冷却区域以使半导体材料（89）经受温度分布，并且移除晶片从休息室。晶片的尺寸和形状基本上等于晶片使用时的尺寸。结果，晶片可以制造成任何期望的形状并且具有各种表面结构特征和/或内部结构特征中的任何一种。温度分布可以被严密控制，使得能够制造具有之前无法获得的结构特征的晶片。还提供了由这种方法形成的晶片和用于这种方法的设置器。

6. 发明申请

WO01078125A1 METHOD FOR PRODUCING SEMICONDUCTOR WAFER AND SEMICONDUCTOR WAFER 审中-公开
标题翻译：用于生产半导体波长和半导体波长的方法
公开(公告)号：WO01078125A1
公开(公告)日：2001-10-18
申请号：PCT/JP2001/002984
申请日：2001-04-06
IPC分类号： B24B37/00 , B24B37/04 , B24B37/20 , B24B37/24 , B24D3/28 , H01L21/302 , H01L21/306 , H01L21/304 , H01L29/30
CPC分类号： H01L21/02008 , B24B37/042 , B24B37/24 , B24D3/28 , H01L21/02024
摘要： A method for producing a semiconductor wafer in which flatness is enhanced by effectively reducing the irregularity having wavelength of 0.5 mm or above left on the surface of the semiconductor wafer after finishing the primary polishing step, and a semiconductor wafer produced by that method. The production method comprises polishing step including a primary polishing step and a finish polishing step and is characterized by further comprising a correction polishing step, after the primary polishing step, using a polishing cloth harder than that used in the primary polishing process step.
摘要翻译：通过在完成一次抛光步骤之后，在半导体晶片的表面上有效地减少波长为0.5mm以上的波长的不规则性，以及通过该方法制造的半导体晶片，制造出提高了平坦度的半导体晶片的方法。该制造方法包括：抛光步骤，其包括一次抛光步骤和精抛光步骤，其特征在于，还包括校正抛光步骤，在所述一次抛光步骤之后，使用比所述一次抛光工艺步骤中使用的抛光布更硬的抛光布。

7. 发明申请

WO2022091041A1 OPTO-ELECTRONIC DEVICE WITH NANOPARTICLE DEPOSITED LAYERS 审中-公开
公开(公告)号：WO2022091041A1
公开(公告)日：2022-05-05
申请号：PCT/IB2021/060062
申请日：2021-10-29
申请人： OTI LUMIONICS INC.
发明人： HELANDER, Michael , WANG, Zhibin , CHANG, Yi-Lu , WANG, Qi
IPC分类号： H01L29/30 , B82Y30/00 , H01L23/29 , H01L29/12
摘要： A layered semiconductor device comprises at least one particle structure disposed on an underlying layer that comprises a particle material in contact with a contact material selected from: a seed material, a co-deposited dielectric material and/or at least one patterning material. A method for controllably selecting formation of the at least one particle structure on an underlying layer during manufacture of the device comprises depositing at least one layer, including the underlying layer, and exposing its surface to a flux of a particle material such that it comes into contact with the contact material, and coalesces to dispose the at least one particle structure on the underlying layer.

8. 发明申请

WO2014202410A1 HALBLEITER-LEISTUNGSSCHALTER UND VERFAHREN ZUR HERSTELLUNG EINES HALBLEITER-LEISTUNGSSCHALTERS 审中-公开
标题翻译：半导体电路和方法用于生产半导体断路器
公开(公告)号：WO2014202410A1
公开(公告)日：2014-12-24
申请号：PCT/EP2014/061806
申请日：2014-06-06
申请人： ROBERT BOSCH GMBH
发明人： DAVES, Walter
IPC分类号： H01L29/778 , H01L29/792 , H01L29/51 , H01L29/40 , H01L21/3105 , H01L21/3115 , H01L29/30
CPC分类号： H01L29/408 , H01L29/2003 , H01L29/51 , H01L29/513 , H01L29/7781 , H01L29/7786 , H01L29/792
摘要： Die Erfindung betrifft einen Halbleiter-Leistungsschalter (100) mit einem Trägersubstrat (110) und einer auf dem Trägersubstrat (110) aufgebrachten ersten Halbleiterschicht (130) aus einem ersten Halbleitermaterial. Weiterhin umfasst der Halbleiter-Leistungsschalter (100) eine auf der ersten Halbleiterschicht (130) aufgebrachte zweite Halbleiterschicht (135) aus einem zweiten Halbleitermaterial, wobei der Bandabstand des ersten Halbleitermaterials sich vom Bandabstand des zweiten Halbleitermaterials unterscheidet. Auch umfasst der Halbleiter-Leistungsschalter (100) einen Drainanschluss (145) und einen Sourceanschluss (150), die zumindest in der zweiten Halbleiterschicht (135) eingebettet sind, wobei mittels des Drainanschlusses (145) und des Sourceanschlusses (150) zumindest eine Grenzschicht (140) zwischen dem ersten und zweiten Halbleitermaterial elektrisch kontaktierbar ist. Ferner umfasst der Halbleiter-Leistungsschalter (100) einen Kanalbereich (155) zwischen dem Drainanschluss (145) und dem Sourceanschluss (150), wobei der Kanalbereich (155) ausgebildet ist, um als elektrischer Leistungsschalter zu wirken. Schließlich umfasst der Halbleiter- Leistungsschalter (100) einen Gateanschluss (170), der zumindest teilweise den Kanalbereich (155) überdeckt.
摘要翻译：本发明涉及一种半导体功率开关（100）与载体基板（110）和一个支承衬底（110）上施加的第一半导体材料的第一半导体层（130）。此外，半导体功率开关（100）包括所述第一半导体层（130）上施加的第二半导体材料的第二半导体层（135），其中所述第一半导体材料的带隙是从所述第二半导体材料的带隙不同。此外，半导体功率开关（100）包括一个漏极端子（145）和源极端子（150），其被所述第二半导体层（135）中嵌入至少，其特征在于，由所述漏极端子（145）和至少所述源极端子（150）的装置（边界层 140）可以在第一和第二半导体材料之间的电接触。此外，半导体功率开关（100）包括的漏极端子（145）和源极端子（150）之间的沟道区（155），所述沟道区（155）被配置成充当一个电断路器。最后，将半导体功率开关（100）包括一栅极端子（170）至少部分地覆盖所述沟道区（155）。

9. 发明申请

WO2010151336A1 PLASMA TREATMENT METHOD 审中-公开
标题翻译：等离子体处理方法
公开(公告)号：WO2010151336A1
公开(公告)日：2010-12-29
申请号：PCT/US2010/001832
申请日：2010-06-25
申请人： TOKYO ELECTRON LIMITED , TAKABA, Hiroyuki
发明人： TAKABA, Hiroyuki
IPC分类号： C23C16/00 , H01L21/203 , H01L29/30
CPC分类号： H01J37/32192 , B05D1/62 , B05D5/083 , B05D7/52 , C23C16/0272 , C23C16/26 , C23C16/45563 , H01J37/32091 , H01L21/0212 , H01L21/022 , H01L21/02274 , H01L21/3127
摘要： A method for manufacturing a semiconductor device having fluorocarbon layers as insulating layers includes the steps of forming a first fluorocarbon (CFx 1 ) layer using plasma excited by microwave power and forming a second fluorocarbon (CFx 2 ) layer using plasma excited by an RF power.
摘要翻译：制造具有氟碳层作为绝缘层的半导体器件的方法包括以下步骤：使用由微波功率激发的等离子体形成第一氟碳化合物（CFx1）层，并使用由RF电力激发的等离子体形成第二碳氟化合物（CFx2）层。

10. 发明申请

WO2006081262A2 HIGH-PERFORMANCE FET DEVICES AND METHODS 审中-公开
标题翻译：高性能FET器件和方法
公开(公告)号：WO2006081262A2
公开(公告)日：2006-08-03
申请号：PCT/US2006/002534
申请日：2006-01-25
申请人： MOXTRONICS, INC. , LEE, Tae-seok , RYU, Yungryel , WHITE, Henry
发明人： LEE, Tae-seok , RYU, Yungryel , WHITE, Henry
IPC分类号： H01L29/30
CPC分类号： H01L29/808 , H01L29/1608 , H01L29/22 , H01L29/267 , H01L29/45 , H01L29/47 , H01L29/78 , H01L29/812
摘要： An epitaxially layered structure with gate voltage bias supply circuit element for improvement in performance for semiconductor field effect transistor (FET) devices utilizes a structure comprised of a substrate, a first layer semiconductor film of either an n-type or a p-type grown epitaxially on the substrate, with the possibility of a buffer layer between the substrate and first layer film, an active semiconductor layer grown epitaxially on the first semiconductor layer with the conductivity type of the active layer being opposite that of the first semiconductor layer, with the active layer having a gate region and a drain region and a source region with electrical contacts to gate, drain and source regions sufficient to form a FET, an electrical contact on either the substrate or the first semiconductor layer, and a gate voltage bias supply circuit element electrically connected to gate contact and to substrate or first semiconductor layer with voltage polarity and magnitude sufficient to increase device performance. This epitaxially layered structure with gate voltage bias supply circuit element can be employed for improving the function and high frequency performance of semiconductor FET devices.
摘要翻译：具有用于提高半导体场效应晶体管（FET）器件的性能的栅极电压偏置电路元件的外延层结构利用了由衬底，n型或p型生长外延的第一层半导体膜构成的结构在衬底上，具有在衬底和第一层膜之间的缓冲层的可能性;在第一半导体层上外延生长的有源半导体层，其中有源层的导电类型与第一半导体层相反，具有栅极区域和漏极区域的源极区域和与足以形成FET的栅极，漏极和源极区域的电接触的源极区域，在基板或第一半导体层上的电接触以及栅极电压偏置电路元件电连接到栅极接触和电压极性和幅度足够的衬底或第一半导体层以提高设备性能。可以采用具有栅极电压偏置电路元件的外延层结构来提高半导体FET器件的功能和高频性能。

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