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1. 发明申请

WO2017160459A1 PLASMA ETCHING OF SOLDER RESIST OPENINGS 审中-公开
标题翻译：等离子刻蚀抗焊剂开口
公开(公告)号：WO2017160459A1
公开(公告)日：2017-09-21
申请号：PCT/US2017/018195
申请日：2017-02-16
申请人： INTEL CORPORATION
发明人： DARMAWIKARTA, Kristof , JAIN, Rahul , MAY, Robert Alan , LI, Sheng , BOYAPATI, Sri Ranga Sai
IPC分类号： H01L21/3065 , H01L21/027 , H01L21/3213 , H01L21/225
CPC分类号： H05K3/0041 , H05K1/0313 , H05K1/09 , H05K3/0055 , H05K3/3452 , H05K2203/0502 , H05K2203/0548 , H05K2203/0562 , H05K2203/0588 , H05K2203/095
摘要： A method of forming an electronic assembly. The method includes covering a patterned conductive layer that is on a dielectric layer with a solder resist; depositing a metal layer on to the solder resist; depositing a photo resist onto the metal layer; patterning the photo resist; etching the metal layer that is exposed from the photo resist to form a metal mask; removing the photo resist; and plasma etching the solder resist that is exposed from the metal mask. An electronic assembly for securing for an electronic card. The electronic assembly includes a patterned conductive layer that is on a dielectric layer; and a solder resist covering the patterned conductive layer and the dielectric layer, wherein the solder resist includes openings that expose the patterned conductive layer, wherein the openings in the solder resist only have organic material on side walls of the respective openings.
摘要翻译：
一种形成电子组件的方法。该方法包括用阻焊剂覆盖介电层上的图案化导电层; 在所述阻焊剂上沉积金属层; 在所述金属层上沉积光刻胶; 构图光刻胶; 蚀刻从光致抗蚀剂暴露的金属层以形成金属掩模; 去除光刻胶; 并等离子蚀刻从金属掩模暴露的阻焊层。用于电子卡安全保护的电子组件。该电子组件包括位于电介质层上的图案化导电层; 以及覆盖图案化导电层和介电层的阻焊剂，其中阻焊剂包括暴露图案化导电层的开口，其中阻焊剂中的开口仅在各个开口的侧壁上具有有机材料。

2. 发明申请

WO2016104723A1 配線体、配線基板、タッチセンサ、及び配線体の製造方法审中-公开
标题翻译：接线体，接线板，触摸传感器及生产接线体的方法
公开(公告)号：WO2016104723A1
公开(公告)日：2016-06-30
申请号：PCT/JP2015/086271
申请日：2015-12-25
申请人：株式会社フジクラ
发明人：本戸　孝治
IPC分类号： G06F3/041 , H05K3/12 , H05K3/20 , H05K3/38
CPC分类号： G06F3/041 , G06F3/044 , G06F2203/04103 , H05K1/0274 , H05K1/092 , H05K3/1275 , H05K3/20 , H05K3/207 , H05K3/386 , H05K2201/0108 , H05K2201/09681 , H05K2201/09827 , H05K2203/0113 , H05K2203/0502
摘要：　配線体（１）は、接着層（３）と、接着層（３）に接着された導体パターン（４１）と、を備えており、導体パターン（４１）において接着層（３）に接着される接着面（４２）の面粗さは、導体パターン（４１）において接着面（４２）を除く他の面の面粗さよりも粗くなっている。
摘要翻译：该布线体（1）具有与接合层（3）接合的接合层（3）和导体图案（41）。导电导体（41）的接合表面（42）的表面粗糙度，所述接合表面接合到接合层（3）上的表面粗糙度高于导体的接合表面（42）以外的表面的表面粗糙度模式（41）。

3. 发明申请

WO2015080245A1 回路基板の製造方法および回路基板审中-公开
标题翻译：生产电路板的方法和电路板
公开(公告)号：WO2015080245A1
公开(公告)日：2015-06-04
申请号：PCT/JP2014/081541
申请日：2014-11-28
申请人：東洋アルミニウム株式会社
发明人：辻　孝輔 , 小池　和徳 , 川島　桂 , 土屋　權壽 , 今井　信治
IPC分类号： H05K3/06 , C23F1/20
CPC分类号： H05K3/067 , C23F1/20 , H05K1/0306 , H05K1/032 , H05K1/092 , H05K3/061 , H05K3/381 , H05K2201/017 , H05K2203/0384 , H05K2203/0502
摘要：　本発明は、少なくとも表面にケイ素を含有する基板を準備する工程、該基板上にアルミニウム粒子を含むペースト（４）を塗布する工程、該ペースト（４）を塗布した該基板を焼成することにより該基板上に導体層（５）を形成する工程、該導体層（５）上に特定パターンのレジスト膜（６）を形成する工程、および該レジスト膜（６）が形成されていない部分の該導体層（５）をエッチング液により除去する工程を含む回路基板の製造方法であって、該エッチング液は、標準電極電位がアルミニウムの標準電極電位より大きな値をとる金属Ｍの金属イオンとフッ化物イオンとを含む、回路基板の製造方法およびそのような方法により製造しうる回路基板に係わる。
摘要翻译：本发明涉及电路板的制造方法，该方法包括至少在表面上制备含有硅的基板的工序，使用含有铝粒子的浆料（4）涂布基板的工序，通过烧结涂覆有所述膏（4）的基板，在所述基板上形成导电层（5），在所述导电层（5）上形成具有特定图案的抗蚀剂膜（6）的工序，通过蚀刻溶液在其上形成有抗蚀剂膜的部分上的导电层（5），其中所述蚀刻溶液含有具有更大标准电极电位的氟离子和金属（M）的金属离子，铝的标准电极电位。本发明还涉及可以通过上述方法制造的电路板。

4. 发明申请

WO2016121972A1 配線体、配線基板、及びタッチセンサ审中-公开
标题翻译：接线体，接线基板和触摸传感器
公开(公告)号：WO2016121972A1
公开(公告)日：2016-08-04
申请号：PCT/JP2016/052796
申请日：2016-01-29
申请人：株式会社フジクラ
发明人：村上　允
IPC分类号： H05K3/20 , G06F3/041 , H05K3/38
CPC分类号： G06F3/044 , G06F3/041 , G06F2203/04103 , H05K1/0296 , H05K3/20 , H05K3/207 , H05K3/38 , H05K2201/09045 , H05K2201/09681 , H05K2203/0502
摘要：　配線体（２）は、長手方向断面視において凹部（５１１）と凸部（５１２）とを含む凹凸状の接触面（５１）と、接触面（５１）に対向する頂面（５２）と、を有し、導電性粒子（ＣＰ）を少なくとも含有する導電部（５）と、接触面（５１）に積層して形成された接着層（４）と、を備え、接着層（４）は、略一定の厚さで設けられ、略平坦な主面（４１１）を有する平坦部（４１）と、導電部（５）に対応するように平坦部（４１）上に設けられ、主面（４１１）から導電部（５）側に向かって突出する突出部（４２）と、を有し、突出部（４２）は、接触面（５１）と接触し、接触面（５１）の凹凸状に対して相補的となる凹凸面を有しており、接触面（５１）は、主面（４１１）よりも頂面（５２）側に位置しており、下記（１）式を満たす。　Ｌ１＞Ｌ２・・・（１）　但し、上記（１）式において、Ｌ１は長手方向断面視における接触面（５１）の単位長さであり、Ｌ２は長手方向断面視における頂面（５２）の単位長さである。
摘要翻译：一种布线体（2），其具有：至少含有导电性粒子（CP）的导电部（5），具有凹凸接触面（51）的导电部（5）具有凹部（511）和凸部 512）和与接触表面（51）相对的顶表面（52）; 和形成为层压在接触面（51）上的粘合层（4）。粘合剂层（4）具有：具有基本上均匀厚度的平坦部分（41），平坦部分（41）具有基本平坦的主表面（411）; 以及设置在所述平坦部分（41）上以与所述导电部分（5）相对的突出部分（42），所述突出部分（42）从所述主表面（411）朝向所述导电部分（5）突出。突出部分（42）具有与接触表面（51）接触并与接触表面（51）的凹凸形状互补的凹凸表面。接触面（51）相对于主面（411）位于上表面（52）侧。满足以下关系（1）。 L1> L2 ...（1）在上述关系式（1）中，L1是纵向截面图中接触表面（51）的单位长度，L2是纵向的顶表面（52）的单位长度横截面图。

5. 发明申请

WO2004014479A2 INSULATED IMPLANTABLE ELECTRICAL CIRCUIT 审中-公开
标题翻译：绝缘可植入电路
公开(公告)号：WO2004014479A2
公开(公告)日：2004-02-19
申请号：PCT/US2003/025074
申请日：2003-08-11
申请人： SECOND SIGHT MEDICAL PRODUCTS, INC
发明人： GREENBERG, Robert , TALBOT, Neil , OK, Jerry , NEYSMITH, Jordan
IPC分类号： A61N
CPC分类号： A61B5/04001 , A61B2562/125 , A61N1/0529 , A61N1/0543 , A61N1/0551 , A61N1/0553 , C23C16/01 , C23C16/56 , H05K1/032 , H05K3/007 , H05K3/048 , H05K3/06 , H05K3/28 , H05K3/4676 , H05K2201/0179 , H05K2203/016 , H05K2203/0502 , H05K2203/176 , Y10T29/49124 , Y10T29/49155
摘要： The invention is directed to an implantable insulated electrical circuit that utilizes polyparaxylylene, preferably as Parylene, a known polymer that has excellent living tissue implant characteristics, to provide for chronic implantation of conductive electrical devices, such as stimulators and sensors. The device is thin, flexible, electrically insulated, and stable after long exposure to living tissue. Layers of Parylene may be combined with layers of a polymer, such as polyimide, to yield greater design flexibility in the circuit. Multiple electrical conduction layers may be stacked in the circuit to increase packing density.
摘要翻译：本发明涉及一种可植入绝缘电路（10），其利用聚对二甲苯，优选为聚对二甲苯（4,8），已知聚合物具有极好的生物组织植入特征，以提供诸如刺激剂等导电电气装置的慢性植入和传感器。该设备在长时间暴露于生物体组织之后，薄，柔性，电绝缘和稳定。聚对二甲苯层可以与诸如聚酰亚胺的聚合物层结合，以在电路中产生更大的设计灵活性。多个导电层可以堆叠在电路中以增加堆积密度。

6. 发明申请

WO2014188918A1 透明導電膜及び透明導電膜の製造方法审中-公开
标题翻译：透明导电薄膜和透明导电薄膜的制造方法
公开(公告)号：WO2014188918A1
公开(公告)日：2014-11-27
申请号：PCT/JP2014/062783
申请日：2014-05-14
申请人：富士フイルム株式会社
发明人：片桐健介 , 田尻新 , 長谷明彦
IPC分类号： H01B5/14 , B32B15/08 , G06F3/041 , G06F3/044 , G09F9/00 , H01B13/00 , H01L51/50 , H05B33/14 , H05B33/28
CPC分类号： H05K1/09 , G06F3/041 , G06F3/044 , G06F3/045 , G09F9/00 , H01B1/02 , H01L51/0021 , H01L51/5212 , H05K1/0296 , H05K3/027 , H05K3/10 , H05K2201/0364 , H05K2201/09209 , H05K2203/0502 , Y10T29/49155
摘要：　本発明は、透明導電膜及び透明導電膜の製造方法に関する。透明導電膜は、透明基体（１２）と、該透明基体（１２）上に形成された金属配線部（１４）とを有する透明導電膜（１０）において、金属配線部（１４）の電極部（１８）を構成する金属細線（２４）が、Ｒａ 2 ／Ｓｍ＞０．０１μｍを満たす表面形状を有し、且つ、金属体積率が３５％以上である。なお、Ｒａは算術平均粗さを示し、表面粗さ測定箇所の金属配線の厚み以下であって、単位がμｍである。Ｓｍは凹凸の平均間隔であって、０．０１μｍ以上である。
摘要翻译：本发明涉及一种透明导电膜及其制造方法。这种透明导电膜（10）包括透明基底（12）和形成在透明基底（12）上的金属布线部分（14）和构成电极部分（18）的金属细线（24）金属配线部（14）具有满足Ra2 / Sm>0.01μm，金属体积比为35％以上的表面形状。在这方面，Ra表示在表面粗糙度的测量点处的金属布线的厚度不大于其单位为μm的算术平均粗糙度; Sm表示轮廓不规则的平均间距，不小于0.01μm。

7. 发明申请

WO2010110969A1 METHOD FOR REDUCING THIN FILMS ON LOW TEMPERATURE SUBSTRATES 审中-公开
标题翻译：在低温基材上减少薄膜的方法
公开(公告)号：WO2010110969A1
公开(公告)日：2010-09-30
申请号：PCT/US2010/024568
申请日：2010-02-18
申请人： NCC NANO, LLC , POPE, Dave, S. , SCHRODER, Kurt, A. , RAWSON, Ian, M.
发明人： POPE, Dave, S. , SCHRODER, Kurt, A. , RAWSON, Ian, M.
IPC分类号： B05D3/06
CPC分类号： H05K3/1283 , B22F1/0022 , B22F3/10 , B22F2001/0033 , B22F2998/10 , B29C35/0805 , B29C35/10 , B41M3/001 , B41M3/006 , B41M5/0035 , B41M5/0047 , B41M5/0064 , B41M7/0072 , B41M7/0081 , B41M2205/12 , C09D1/04 , C23C18/14 , C23C18/1658 , C23C18/1667 , C23C18/1692 , C23C18/31 , C23C30/00 , D21H19/02 , H05K1/097 , H05K3/12 , H05K2203/0502 , H05K2203/10 , H05K2203/1131 , B22F2007/042 , B22F9/24 , B22F2202/11 , B22F2202/13
摘要： A method for producing an electrically conductive thin film on a substrate is disclosed. Initially, a reducible metal compound and a reducing agent are dispersed in a liquid. The dispersion is then deposited on a substrate as a thin film. The thin film along with the substrate is subsequently exposed to a pulsed electromagnetic emission to chemically react with the reducible metal compound and the reducing agent such that the thin film becomes electrically conductive.
摘要翻译：公开了一种在基板上制造导电薄膜的方法。最初，可还原的金属化合物和还原剂分散在液体中。然后将分散体作为薄膜沉积在基底上。随后将该薄膜与衬底一起暴露于脉冲电磁发射以与可还原金属化合物和还原剂发生化学反应，使得薄膜变成导电的。

8. 发明申请

WO2007124146A8 PRINTED CIRCUIT BOARDS WITH STACKED MICROS VIAS 审中-公开
标题翻译：带有堆叠微型VIAS的印刷电路板
公开(公告)号：WO2007124146A8
公开(公告)日：2008-12-18
申请号：PCT/US2007009819
申请日：2007-04-19
申请人： DYNAMIC DETAILS INC , KUMAR RAJ , DREYER MONTE , TAYLOR MICHAEL J
发明人： KUMAR RAJ , DREYER MONTE , TAYLOR MICHAEL J
IPC分类号： H05K1/00 , B32B3/00 , B32B15/08 , H05K1/03 , H05K1/16
CPC分类号： H05K3/4623 , H05K3/205 , H05K3/386 , H05K3/4069 , H05K3/423 , H05K3/4614 , H05K3/4617 , H05K3/462 , H05K2201/0355 , H05K2201/0394 , H05K2201/09309 , H05K2201/096 , H05K2203/0191 , H05K2203/0271 , H05K2203/0502 , H05K2203/061 , H05K2203/0733 , H05K2203/107 , H05K2203/1461 , H05K2203/1536 , H05K2203/304 , Y10T29/49126 , Y10T29/49155 , Y10T29/49165
摘要： Printed circuit boards having circuit layers laminated with stacked (or staggered) micro via(s) and methods of manufacturing the same. Aspects of embodiments of the present invention are directed to a printed circuit board with Z-axis interconnect(s) or micro via(s) that can eliminate a need for plating micro vias and/or eliminate a need for planarizing plated bumps of a surface, that can be fabricated with one or two lamination cycles, and/or that can have carrier-to-carrier (or substrate-to-substrate) attachments with conductive vias, each filled with a conductive material (e.g., with a conductive paste) in the Z-axis. In one embodiment, a printed circuit board having a plurality of circuit layers with at least one z-axis interconnect can be fabricated using a single lamination cycle.
摘要翻译：具有层叠（或交错）微通孔的电路层的印刷电路板及其制造方法。本发明的实施例的方面涉及具有Z轴互连或微通孔的印刷电路板，所述印刷电路板可以消除对微通孔镀敷的需要和/或消除平面化表面的镀凸块的需要，其可以用一个或两个层压循环制造，和/或可以具有导电通孔的载体与载体（或衬底与衬底）附接件，每个导电通孔填充有导电材料（例如，用导电浆料）在Z轴上。在一个实施例中，具有多个具有至少一个z轴互连的电路层的印刷电路板可以使用单个层压周期来制造。

9. 发明申请

WO2007124146A3 PRINTED CIRCUIT BOARDS WITH STACKED MICROS VIAS 审中-公开
标题翻译：带有堆叠MICROS VIAS的印刷电路板
公开(公告)号：WO2007124146A3
公开(公告)日：2008-10-16
申请号：PCT/US2007009819
申请日：2007-04-19
申请人： DYNAMIC DETAILS INC , KUMAR RAJ , DREYER MONTE , TAYLOR MICHAEL J
发明人： KUMAR RAJ , DREYER MONTE , TAYLOR MICHAEL J
IPC分类号： H05K1/00 , B32B3/00 , B32B15/08 , H05K1/03 , H05K1/16
CPC分类号： H05K3/4623 , H05K3/205 , H05K3/386 , H05K3/4069 , H05K3/423 , H05K3/4614 , H05K3/4617 , H05K3/462 , H05K2201/0355 , H05K2201/0394 , H05K2201/09309 , H05K2201/096 , H05K2203/0191 , H05K2203/0271 , H05K2203/0502 , H05K2203/061 , H05K2203/0733 , H05K2203/107 , H05K2203/1461 , H05K2203/1536 , H05K2203/304 , Y10T29/49126 , Y10T29/49155 , Y10T29/49165
摘要： Printed circuit boards having circuit layers laminated with stacked (or staggered) micro via(s) and methods of manufacturing the same. Aspects of embodiments of the present invention are directed to a printed circuit board with Z-axis interconnect(s) or micro via(s) that can eliminate a need for plating micro vias and/or eliminate a need for planarizing plated bumps of a surface, that can be fabricated with one or two lamination cycles, and/or that can have carrier-to-carrier (or substrate-to-substrate) attachments with conductive vias, each filled with a conductive material (e.g., with a conductive paste) in the Z-axis. In one embodiment, a printed circuit board having a plurality of circuit layers with at least one z-axis interconnect can be fabricated using a single lamination cycle.
摘要翻译：具有层叠有（或交错）微通道的电路层的印刷电路板及其制造方法。本发明的实施例的方面涉及具有Z轴互连或微通道的印刷电路板，其可以消除对电镀微通孔的需要和/或消除对平面化电镀凸块的需要，可以用一个或两个层压循环制造，和/或可以具有导电通孔的载流子到载体（或基底对基底）附件，每个填充有导电材料（例如，使用导电浆料）在Z轴上。在一个实施例中，可以使用单个层压循环来制造具有具有至少一个z轴互连的多个电路层的印刷电路板。

10. 发明申请

WO2007124146A2 PRINTED CIRCUIT BOARDS WITH STACKED MICROS VIAS 审中-公开
标题翻译：带有堆叠MICROS VIAS的印刷电路板
公开(公告)号：WO2007124146A2
公开(公告)日：2007-11-01
申请号：PCT/US2007/009819
申请日：2007-04-19
申请人： DYNAMIC DETAILS, INC. , KUMAR, Raj , DREYER, Monte , TAYLOR, Michael, J.
发明人： KUMAR, Raj , DREYER, Monte , TAYLOR, Michael, J.
IPC分类号： H05K1/11
CPC分类号： H05K3/4623 , H05K3/205 , H05K3/386 , H05K3/4069 , H05K3/423 , H05K3/4614 , H05K3/4617 , H05K3/462 , H05K2201/0355 , H05K2201/0394 , H05K2201/09309 , H05K2201/096 , H05K2203/0191 , H05K2203/0271 , H05K2203/0502 , H05K2203/061 , H05K2203/0733 , H05K2203/107 , H05K2203/1461 , H05K2203/1536 , H05K2203/304 , Y10T29/49126 , Y10T29/49155 , Y10T29/49165
摘要： Printed circuit boards having circuit layers laminated with stacked (or staggered) micro via(s) and methods of manufacturing the same. Aspects of embodiments of the present invention are directed to a printed circuit board with Z-axis interconnect(s) or micro via(s) that can eliminate a need for plating micro vias and/or eliminate a need for planarizing plated bumps of a surface, that can be fabricated with one or two lamination cycles, and/or that can have carrier-to-carrier (or substrate-to-substrate) attachments with conductive vias, each filled with a conductive material (e.g., with a conductive paste) in the Z-axis. In one embodiment, a printed circuit board having a plurality of circuit layers with at least one z-axis interconnect can be fabricated using a single lamination cycle.
摘要翻译：具有层叠有（或交错）微通道的电路层的印刷电路板及其制造方法。本发明的实施例的方面涉及具有Z轴互连或微通道的印刷电路板，其可以消除对电镀微通孔的需要和/或消除对平面化电镀凸块的需要，可以用一个或两个层压循环制造，和/或可以具有导电通孔的载流子到载体（或基底对基底）附件，每个填充有导电材料（例如，使用导电浆料）在Z轴上。在一个实施例中，可以使用单个层压循环来制造具有具有至少一个z轴互连的多个电路层的印刷电路板。

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