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1. 发明申请

WO2015136427A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015136427A1
公开(公告)日：2015-09-17
申请号：PCT/IB2015/051697
申请日：2015-03-09
申请人：株式会社半導体エネルギー研究所
发明人：松田慎平 , 山崎舜平
IPC分类号： H01L21/336 , H01L21/8234 , H01L21/8238 , H01L27/06 , H01L27/088 , H01L27/092 , H01L29/786
CPC分类号： H01L27/1225 , H01L27/1229 , H01L27/127 , H01L29/045 , H01L29/24 , H01L29/42384 , H01L29/7854 , H01L29/78648 , H01L29/7869 , H01L29/78696
摘要：微細化に適した半導体装置を提供する。異なる複数のトランジスタを有し、複数のトランジスタの活性層は酸化物半導体であり、複数のトランジスタにおけるチャネル長が最大のトランジスタの電界効果移動度と、チャネル長が最小のトランジスタの電界効果移動度が、概略一定とする。または、チャネル長の範囲が０．０１μｍ乃至１００μｍの範囲でチャネル長が最大のトランジスタの電界効果移動度に対する、チャネル長が最小のトランジスタの電界効果移動度の低下は、７０％以下とする。
摘要翻译：提供了适合于微型化的半导体器件。本发明的半导体器件具有多个不同的晶体管，多个晶体管的有源层是氧化物半导体，并且晶体管的场效应迁移率具有最大的沟道长度和晶体管的场效应迁移率具有最小的通道长度近似恒定。或者，相对于具有最大沟道长度的晶体管的具有最小沟道长度的晶体管的场效应迁移率的降低在0.01μm至100μm的沟道长度的范围内不得超过 70％。

2. 发明申请

WO2009066409A1 半導体装置の製造方法审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：WO2009066409A1
公开(公告)日：2009-05-28
申请号：PCT/JP2008/002774
申请日：2008-10-02
申请人：パナソニック株式会社 , 岡下勝己 , 佐々木雄一朗 , 中本圭一 , 水野文二
发明人：岡下勝己 , 佐々木雄一朗 , 中本圭一 , 水野文二
IPC分类号： H01L21/265
CPC分类号： H01L21/2236 , H01L29/66803 , H01L29/7854
摘要：　基板上にフィン型半導体領域を形成した後、当該基板をチャンバー内に載置し、その後、チャンバー内に着火用ガスを導入し、当該着火用ガスをプラズマ化した後、チャンバー内に不純物を含むプロセスガスを導入し、当該プロセスガスをプラズマ化する。その後、チャンバー内における着火用ガスの残留量の減衰を確認してから、基板にバイアス電圧を印加し、半導体領域に不純物をドーピングする。
摘要翻译：在基板上形成翅片型半导体区域，将基板放置在室内。然后，将用于点火的气体引入室中，使气体进入等离子体状态。将含有杂质的工艺气体引入到室中，并且处理气体进入等离子体状态。在确认室内点燃气体的剩余量的衰减之后，向衬底施加偏置电压，并且掺杂有杂质的半导体区域。

3. 发明申请

WO2008063357A1 METHODS OF FORMING FIELD EFFECT TRANSISTORS, PLURALITIES OF FIELD EFFECT TRANSISTORS, AND DRAM CIRCUITRY COMPRISING A PLURALITY OF INDIVIDUAL MEMORY CELLS 审中-公开
标题翻译：形成场效应晶体管的方法，场效应晶体管的多样性以及包含大量个体存储器单元的DRAM电路
公开(公告)号：WO2008063357A1
公开(公告)日：2008-05-29
申请号：PCT/US2007/022856
申请日：2007-10-29
申请人： MICRON TECHNOLOGY, INC.
发明人： GRISHAM, Paul , HALLER, Gordon, A. , TANG, Sanh, D.
IPC分类号： H01L21/336
CPC分类号： H01L29/7851 , H01L21/76232 , H01L27/10823 , H01L27/10826 , H01L27/10876 , H01L27/10879 , H01L29/66818 , H01L29/7854
摘要： A method of forming a field effect transistor includes forming trench isolation material within a semiconductor substrate and on opposing sides of a semiconductor material channel region along a length of the channel region. The trench isolation material is formed to comprise opposing insulative projections extending toward one another partially under the channel region along the channel length and with semiconductor material being received over the projections. The trench isolation material is etched to expose opposing sides of the semiconductor material along the channel length. The exposed opposing sides of the semiconductor material are etched along the channel length to form a channel fin projecting upwardly relative to the projections. A gate is formed over a top and opposing sides of the fin along the channel length. Other methods and structures are disclosed.
摘要翻译：形成场效应晶体管的方法包括在半导体衬底内形成沟槽隔离材料，并在沟道区的长度上在半导体材料沟道区的相对侧上形成沟道隔离材料。沟槽隔离材料形成为包括沿着沟道长度部分地在沟道区域下方朝向彼此延伸的相对的绝缘突起，并且半导体材料被接收在突起上。蚀刻沟槽隔离材料以沿着沟道长度露出半导体材料的相对侧。半导体材料的暴露的相对侧沿通道长度被蚀刻以形成相对于突出部向上突出的通道翅片。栅极沿着沟道长度形成在鳍的顶部和相对侧上。公开了其它方法和结构。

4. 发明申请

WO2006087044A1 INTEGRIERTE SCHALTUNGSANORDNUNG MIT FELDEFFEKTTRANSISTOR, INSBESONDERE MIT TUNNEL-FELDEFFEKTTRANSISTOR 审中-公开
标题翻译：与场效应晶体管的集成电路，尤其是隧道场效应晶体管，
公开(公告)号：WO2006087044A1
公开(公告)日：2006-08-24
申请号：PCT/EP2005/056659
申请日：2005-12-09
申请人： INFINEON TECHNOLOGIES AG , HOLZ, Jürgen , KAKOSCHKE, Ronald , NIRSCHL, Thomas , PACHA, Christian , SCHULZ, Thomas , SCHMITT-LANDSIEDEL, Doris , SCHRÜFER, Klaus
发明人： HOLZ, Jürgen , KAKOSCHKE, Ronald , NIRSCHL, Thomas , PACHA, Christian , SCHULZ, Thomas , SCHMITT-LANDSIEDEL, Doris , SCHRÜFER, Klaus
IPC分类号： H01L21/8234 , H01L21/8239
CPC分类号： H01L27/0886 , H01L21/823418 , H01L21/823462 , H01L27/1052 , H01L27/1203 , H01L29/66795 , H01L29/7391 , H01L29/7392 , H01L29/78 , H01L29/785 , H01L29/7854 , H01L29/7856
摘要： Integrierte Schaltungsanordnung mit Feldeffekttransistor, insbesondere mit Tunnel-Feldeffekttransistor erläutert werden unter anderem Tunnel-Feldeffekttransistoren, die ein im Vergleich zu anderen Transistoren (T2) auf der gleichen integrierten Schaltungsanordnung (10) dickeres Gatedielektrikum (GDl) haben. Alternativ oder zusätzlich haben diese Tunnel-Feldeffekttransistoren Gate-Bereiche an voneinander abgewandten Seiten eines Kanalausbildungsbereichs bzw. einer grenzfläche zwischen den Anschlussbereichen (Dl, Sl) des Tunnel-Feldeffekttransistors .
摘要翻译：进行说明集成电路装置用的场效应晶体管，特别是具有与在相同的集成电路装置（10）更厚的栅极电介质（GDL）其它晶体管（T2）相比具有其他隧道场效应晶体管之间的隧道场效应晶体管。或者或另外，这些隧道场效应晶体管有一个沟道形成区或隧道场效应晶体管的连接区域（DI，SI）之间的界面的相反侧的栅极区域。

5. 发明申请

WO2016200971A1 SUBSTRATES AND TRANSISTORS WITH 2D MATERIAL CHANNELS ON 3D GEOMETRIES 审中-公开
标题翻译：具有3D三维图形的二维材料通道的基板和晶体管
公开(公告)号：WO2016200971A1
公开(公告)日：2016-12-15
申请号：PCT/US2016/036482
申请日：2016-06-08
申请人： SYNOPSYS, INC.
发明人： MOROZ, Victor , HUANG, Joanne , KAWA, Jamil
IPC分类号： H01L29/78
CPC分类号： H01L29/78696 , H01L27/0886 , H01L29/0665 , H01L29/151 , H01L29/1606 , H01L29/24 , H01L29/66742 , H01L29/7391 , H01L29/778 , H01L29/78 , H01L29/7853 , H01L29/7854
摘要： Roughly described, a transistor is formed with a semiconductor 2D material layer wrapped conformally on at least part of a 3D structure. The 3D structure can be for example a ridge made of a dielectric material, or made of dielectric material alternating longitudinally with a semiconductive or conductive material. Alternatively the 3D structure can be tree-shaped. Other shapes are possible as well. Aspects also include methods for making such structures, as well as integrated circuit layouts defining such structures and methods for developing such layouts, a machine readable data storage medium storing design entries which include some which define such structures and layouts, methods for developing such design entries. Aspects further include corrugated wafers which are prepared as an intermediate product for use in fabricating integrated circuits having a semiconductor 2D material layer disposed conformally on a 3D structure.
摘要翻译：粗略地描述，晶体管形成有半导体2D材料层，其保形地包裹在3D结构的至少一部分上。 3D结构可以是例如由电介质材料制成的脊，或由与半导体或导电材料纵向交替的电介质材料制成的脊。或者，3D结构可以是树状的。其他形状也是可能的。方面还包括制造这种结构的方法以及定义用于开发这种布局的这种结构和方法的集成电路布局，存储设计条目的机器可读数据存储介质，其包括限定这种结构和布局的一些，用于开发这样的设计条目的方法。方面还包括作为中间产品制备的波纹晶片，其用于制造具有共面设置在3D结构上的半导体2D材料层的集成电路。

6. 发明申请

WO2015047315A1 LOW LEAKAGE NON-PLANAR ACCESS TRANSISTOR FOR EMBEDDED DYNAMIC RANDOM ACCESS MEMEORY (EDRAM) 审中-公开
标题翻译：用于嵌入式动态随机存取存储器的低泄漏非平面访问晶体管（EDRAM）
公开(公告)号：WO2015047315A1
公开(公告)日：2015-04-02
申请号：PCT/US2013/062312
申请日：2013-09-27
申请人： INTEL CORPORATION , PARK, Joodong , BHIMARASETTI, Gopinath , RAMASWAMY, Rahul , JAN, Chia-Hong , HAFEZ, Walid, M. , YEH, Jeng-Ya, D. , TSAI, Curtis
发明人： PARK, Joodong , BHIMARASETTI, Gopinath , RAMASWAMY, Rahul , JAN, Chia-Hong , HAFEZ, Walid, M. , YEH, Jeng-Ya, D. , TSAI, Curtis
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10826 , H01L27/10808 , H01L27/10879 , H01L29/66545 , H01L29/66795 , H01L29/7854
摘要： Low leakage non-planar access transistors for embedded dynamic random access memory (eDRAM) and methods of fabricating low leakage non-planar access transistors for eDRAM are described. For example, a semiconductor device includes a semiconductor fin disposed above a substrate and including a narrow fin region disposed between two wide fin regions. A gate electrode stack is disposed conformal with the narrow fin region of the semiconductor fin, the gate electrode stack including a gate electrode disposed on a gate dielectric layer. The gate dielectric layer includes a lower layer and an upper layer, the lower layer composed of an oxide of the semiconductor fin. A pair of source/drain regions is included, each of the source/drain regions disposed in a corresponding one of the wide fin regions.
摘要翻译：描述了用于嵌入式动态随机存取存储器（eDRAM）的低泄漏非平面存取晶体管和用于制造用于eDRAM的低泄漏非平面存取晶体管的方法。例如，半导体器件包括设置在衬底上方并且包括设置在两个宽鳍片区域之间的窄鳍区域的半导体鳍片。栅电极堆叠被配置为与半导体鳍片的窄鳍区域共形，栅电极堆叠包括设置在栅介质层上的栅电极。栅介质层包括下层和上层，下层由半导体鳍片的氧化物构成。包括一对源极/漏极区域，每个源极/漏极区域布置在相应的一个宽鳍片区域中。

7. 发明申请

WO2009107031A1 METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE 审中-公开
标题翻译：制造半导体器件和半导体器件的方法
公开(公告)号：WO2009107031A1
公开(公告)日：2009-09-03
申请号：PCT/IB2009/050641
申请日：2009-02-17
申请人： NXP B.V. , CURATOLA, Gilberto , AGARWAL, Prabhat , VAN DAL, Mark, J., H. , MADAKASIRA, Vijayaraghavan
发明人： CURATOLA, Gilberto , AGARWAL, Prabhat , VAN DAL, Mark, J., H. , MADAKASIRA, Vijayaraghavan
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
CPC分类号： H01L29/7854 , B82Y10/00 , H01L29/0665 , H01L29/0673 , H01L29/068 , H01L29/42392 , H01L29/66795 , H01L29/775
摘要： A method of manufacturing a semiconductor device is disclosed comprising providing an insulating carrier (10) such as an oxide wafer; providing a channel structure (20) between a source structure (12) and a drain structure (14) on said carrier (10); selectively removing a part of the channel structure (20), thereby forming a recess (22) between the channel structure (20) and the carrier (10); exposing the device to an annealing step such that the channel structure (20') obtains a substantially cylindrical shape; forming a confinement layer (40) surrounding the substantially cylindrical channel structure (20'); growing an oxide layer (50) surrounding the confinement layer (40); and forming a gate structure (60) surrounding the oxide layer (50). The substantially cylindrical channel structure 20' may comprise the semiconductor layer 30. A corresponding semiconductor device is also disclosed.
摘要翻译：公开了一种制造半导体器件的方法，其包括提供绝缘载体（10），例如氧化物晶片; 在所述载体（10）上的源极结构（12）和漏极结构（14）之间提供沟道结构（20）。选择性地去除所述通道结构（20）的一部分，从而在所述通道结构（20）和所述载体（10）之间形成凹部（22）。将所述装置暴露于退火步骤，使得所述通道结构（20'）获得基本上圆柱形的形状; 形成围绕所述基本上圆柱形的通道结构（20'）的约束层（40）; 生长围绕限制层（40）的氧化物层（50）; 以及形成围绕所述氧化物层（50）的栅极结构（60）。基本上圆柱形的沟道结构20'可以包括半导体层30.还公开了相应的半导体器件。

8. 发明申请

WO2009044236A1 METHOD OF FORMING AN INVERTED T SHAPED CHANNEL STRUCTURE FOR AN INVERTED T CHANNEL FIELD EFFECT TRANSISTOR DEVICE 审中-公开
标题翻译：形成用于反相T通道场效应晶体管器件的反相T形通道结构的方法
公开(公告)号：WO2009044236A1
公开(公告)日：2009-04-09
申请号：PCT/IB2007/055365
申请日：2007-10-03
申请人： FREESCALE SEMICONDUCTOR, INC. , ORLOWSKI, Marius , WILD, Andreas
发明人： ORLOWSKI, Marius , WILD, Andreas
IPC分类号： H01L29/786 , H01L21/336
CPC分类号： H01L29/7854 , H01L29/66795 , H01L29/78687
摘要： A method of forming an inverted T shaped channel structure having a vertical channel portion (314) and a horizontal channel portion (322) for an Inverted T channel Field Effect Transistor ITFET device comprises providing a semiconductor substrate (302), providing a first layer (304) of a first semiconductor material over the semiconductor substrate (302), and providing a second layer (306) of a second semiconductor material over the first layer. The first and the second semiconductor materials are selected such that the first semiconductor material has a rate of removal which is less than a rate of removal of the second semiconductor material. The method further comprises removing a portion of the first layer (304) and a portion of the second layer (306) selectively according to the different rates of removal so as to provide a lateral layer (312) and the vertical channel portion (314) of the inverted T shaped channel structure and removing a portion of the lateral layer (312) so as to provide the horizontal channel portion (322) of the inverted T shaped channel structure.
摘要翻译：形成具有用于反向T沟道场效应晶体管ITFET器件的垂直沟道部分（314）和水平沟道部分（322）的反向T形沟道结构的方法包括提供半导体衬底（302），提供第一层 304），并且在第一层上提供第二半导体材料的第二层（306）。选择第一和第二半导体材料，使得第一半导体材料具有小于除去第二半导体材料的速率的去除速率。该方法还包括根据不同的移除速率选择性地去除第一层（304）的一部分和第二层（306）的一部分，以便提供横向层（312）和垂直通道部分（314）并且去除横向层（312）的一部分，以便提供倒置的T形沟道结构的水平通道部分（322）。

9. 发明申请

WO2009016778A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2009016778A1
公开(公告)日：2009-02-05
申请号：PCT/JP2008/000303
申请日：2008-02-22
申请人：パナソニック株式会社 , 佐々木雄一朗 , 岡下勝己 , 中本圭一 , 金田久隆 , 水野文二
发明人：佐々木雄一朗 , 岡下勝己 , 中本圭一 , 金田久隆 , 水野文二
IPC分类号： H01L29/786 , H01L21/265 , H01L21/336
CPC分类号： H01L29/7854 , H01L29/66803
摘要：　上部に不純物領域６１ａ及び側部に不純物領域６１ｂを有するフィン型半導体領域６１を跨ぐようにゲート絶縁膜６２が形成されている。ゲート絶縁膜６２の外側に位置する部分のフィン型半導体領域６１における上部コーナーの曲率半径ｒ’は、ゲート絶縁膜６２の下側に位置する部分のフィン型半導体領域６１における上部コーナーの曲率半径ｒよりも大きく且つ２ｒ以下である。
摘要翻译：栅极绝缘膜（62）被形成为跨越在上部具有杂质区域（61a）的鳍状半导体区域（61）和侧部中的杂质区域（61b）。位于栅绝缘膜（62）外部的鳍状半导体区域（61）的一部分的上角的曲率半径r'大于鳍状的另一部分的上角的曲率半径r 半导体区域（61）位于栅极绝缘膜（62）的下方，但不大于2r。

10. 发明申请

WO2008026859A1 FIN FIELD EFFECT TRANSISTOR HAIVING LOW LEAKAGE CURRENT AND METHOD OF MANUFACTURING THE FINFET 审中-公开
标题翻译：具有低泄漏电流的FIN场效应晶体管和制造FINFET的方法
公开(公告)号：WO2008026859A1
公开(公告)日：2008-03-06
申请号：PCT/KR2007/004111
申请日：2007-08-27
申请人： KYUNGPOOK NATIONAL UNIVERSITY INDUSTRY-ACADEMIC COOPERATION FOUNDATION , LEE, Jong Ho
发明人： LEE, Jong Ho
IPC分类号： H01L29/78
CPC分类号： H01L29/7851 , H01L29/4908 , H01L29/66795 , H01L29/7853 , H01L29/7854
摘要： Provided is a fin field effect transistor (FinFET) having low leakage current and a method of manufacturing the same. The FinFET includes: a bulk silicon substrate! a fence-shaped body formed by patterning the substrate; an insulating layer formed on a surface of the substrate to a first height of the fence-shaped body! a gate insulating layer formed at side walls and an upper surface of the fence-shaped body at which the insulating layer is not formed; a gate electrode formed on the gate insulating layer; source/drain formed at regions of the fence-shaped body where the gate electrode is not formed. The gate electrode includes first and second gate electrodes which are in contact with each other and have different work functions. Particularly, the second gate electrode having a low work function is disposed to be close to the drain. As a result, the FinFET according to the present invention increases a threshold voltage by using a material having the high work function for the gate electrode and lowers the work function of the gate electrode overlapping with the drain, so that gate induced drain leakage (GIDL) can be reduced.
摘要翻译：提供了具有低漏电流的鳍式场效应晶体管（FinFET）及其制造方法。 FinFET包括：散装硅衬底！通过图案化基板形成的栅栏体; 绝缘层，形成在所述基板的表面上至所述栅栏体的第一高度！在侧壁形成的栅极绝缘层和不形成绝缘层的栅栏状体的上表面; 形成在所述栅极绝缘层上的栅电极; 源极/漏极形成在栅极体的不形成栅电极的区域处。栅电极包括彼此接触并具有不同功函数的第一和第二栅电极。特别地，具有低功函数的第二栅电极设置成靠近漏极。结果，根据本发明的FinFET通过使用具有用于栅电极的高功函数的材料来增加阈值电压，并降低与漏极重叠的栅电极的功函数，从而导致漏极漏极（GIDL ）可以减少。

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