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1. 发明申请

WO2018182741A1 TRANSISTORS WITH NON-VERTICAL GATES 审中-公开
公开(公告)号：WO2018182741A1
公开(公告)日：2018-10-04
申请号：PCT/US2017/025610
申请日：2017-03-31
申请人： INTEL CORPORATION
发明人： HUANG, Cheng-Ying , MA, Sean, T. , RACHMADY, Willy , DEWEY, Gilbert , METZ, Matthew, V. , KENNEL, Harold, W. , KAVALIEROS, Jack, T. , MURTHY, Anand, S. , GHANI, Tahir
IPC分类号： H01L29/423 , H01L21/28 , H01L29/66 , H01L29/04
CPC分类号： H01L29/42376 , H01L29/045 , H01L29/4236 , H01L29/42384 , H01L29/42392 , H01L29/66545 , H01L29/778 , H01L29/78648
摘要： In various embodiments, the disclosure describes transistors having non-vertical gates. In one embodiment, the non-vertical gates can have a curved or wide angle gate in order to reduce the electric field crowing on the drain side of the gate edge and/or portions having comers and thereby reduce leakage current in the transistor. In one embodiment, the non- vertical gate can be generated by one or more etching steps (for example, isotropic etching steps) of an underlying channel during the fabrication of a transistor having the non- vertical gate. In one embodiment, the non-vertical gate can be generated by one or more directional etching steps that may expose various facets having predetermined orientations of a source and/or drain associated with the transistor.

2. 发明申请

WO2018063206A1 ON-CHIP CONTROL LOGIC FOR QUBITS 审中-公开
标题翻译：用于QUBITS的片上控制逻辑
公开(公告)号：WO2018063206A1
公开(公告)日：2018-04-05
申请号：PCT/US2016/054296
申请日：2016-09-29
申请人： INTEL CORPORATION
发明人： THOMAS, Nicole K. , PILLARISETTY, Ravi , ROBERTS, Jeanette M. , GEORGE, Hubert C. , CLARKE, James S.
IPC分类号： H01L27/06 , H01L29/775 , H01L29/12 , H01L29/66
CPC分类号： H01L27/0629 , B82Y10/00 , B82Y40/00 , G06N10/00 , H01L21/823412 , H01L27/0617 , H01L27/088 , H01L27/18 , H01L29/127 , H01L29/66 , H01L29/66977 , H01L29/7613 , H01L29/775 , H01L29/778 , H01L39/223 , H01L39/2493
摘要： Described herein are quantum integrated circuit (IC) assemblies that include quantum circuit components comprising a plurality of qubits and control logic coupled to the quantum circuit components and configured to control operation of those components, where the quantum circuit component(s) and the control logic are provided on a single die. By implementing control logic on the same die as the quantum circuit component(s), more functionality can be provided on-chip, thus integrating more of signal chain on-chip. Integration can greatly reduce complexity and lower the cost of quantum computing devices, reduce interfacing bandwidth, and provide an approach that can be efficiently used in large scale manufacturing. Methods for fabricating such assemblies are also disclosed.
摘要翻译：这里描述的是包括量子电路部件的量子集成电路（IC）组件，该量子电路部件包括多个量子位和耦合到量子电路部件并且被配置为控制这些部件的操作的控制逻辑，其中量子电路组件和控制逻辑被提供在单个管芯上。通过在与量子电路组件相同的管芯上实施控制逻辑，可以在芯片上提供更多的功能，从而将更多的信号链集成在芯片上。集成可以大大降低复杂度并降低量子计算设备的成本，减少接口带宽，并提供可以在大规模制造中有效使用的方法。还公开了制造这种组件的方法。

3. 发明申请

WO2018037530A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体装置及其制造方法
公开(公告)号：WO2018037530A1
公开(公告)日：2018-03-01
申请号：PCT/JP2016/074818
申请日：2016-08-25
申请人：三菱電機株式会社
发明人：南條　拓真 , 林田　哲郎 , 古川　彰彦
IPC分类号： H01L21/336 , H01L21/28 , H01L21/316 , H01L21/318 , H01L21/338 , H01L29/423 , H01L29/49 , H01L29/778 , H01L29/78 , H01L29/812
CPC分类号： H01L21/28 , H01L29/423 , H01L29/49 , H01L29/778 , H01L29/78 , H01L29/812
摘要：半導体装置において、ノーマリオフ動作にて十分に大きなドレイン電流を得ることが可能な技術を提供することを目的とする。半導体装置は、Ａｌ x1 Ｉｎ y1 Ｇａ 1-x1-y1 Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層３ａと、チャネル層３ａの表面側に互いに離間して形成されたソース電極５およびドレイン電極６と、チャネル層３ａの表面のうちの少なくともソース電極５およびドレイン電極６の下方部分からチャネル層３ａ内部に向けて互いに離間して形成された高濃度ｎ型不純物領域７，８と、高濃度ｎ型不純物領域７，８間におけるチャネル層３ａの表面を覆うように形成されたゲート絶縁膜層９ａと、ゲート絶縁膜層９ａの表面に形成されたゲート電極１０とを備え、オン時のソース電極５およびドレイン電極６間の電流密度が１０ｍＡ／ｍｍ以上である。
摘要翻译：在
半导体装置，以及其目的是提供一种可在常关操作来获得足够大的漏电流的技术。的半导体器件中，Al <子> X1 在<子> Y1 GA <子> 1-X1-Y1 N（0≦X 1≦1,0≦Y1≦1）沟道层3a制成，源电极5和漏电极与沟道层3a的表面侧形成的电极6隔开彼此，沟道层3a的表面的至少从所述源电极5的下部的信道及漏电极6 高浓度的n型杂质区7,8，栅绝缘膜形成为覆盖彼此向内侧层3a形成分开高浓度n型杂质区7,8之间的沟道层3a的表面一个层9A，以及形成在栅极绝缘膜层9a的表面上的栅极电极10，它是在对10毫安/ mm或更大时的源电极5和漏电极6之间的电流密度。

4. 发明申请

WO2017190643A1 一种新型III-V异质结场效应晶体管审中-公开
公开(公告)号：WO2017190643A1
公开(公告)日：2017-11-09
申请号：PCT/CN2017/082738
申请日：2017-05-02
申请人：杭州电子科技大学
发明人：董志华 , 程知群 , 刘国华 , 柯华杰 , 周涛
IPC分类号： H01L29/778 , H01L29/06 , H01L29/205 , H01L29/423
CPC分类号： H01L29/205 , H01L29/0649 , H01L29/41766 , H01L29/42316 , H01L29/42368 , H01L29/66431 , H01L29/66462 , H01L29/778 , H01L29/7781 , H01L29/7786 , H01L29/7787
摘要：一种III‐V异质结场效应晶体管，其包括衬底材料层（1），第一半导体层（3）、第二半导体层（2），漏电极（4）、源电极（5）、栅电极（8），第一介质层（6）、第二介质层（7）等；其中第一半导体层（3）具有比第二半导体层（2）更大的禁带宽度，第二半导体层（2）和第一半导体层（3）结合在一起构成异质结构。第一半导体层（3）的厚度不大于在异质沟道中形成二维电子气2DEG的临界厚度，使异质沟道中天然的二维电子气2DEG被耗尽。该III‐V异质结场效应晶体管具有结构简洁，制备工艺简单，性能稳定，可靠性高等优点。

5. 发明申请

WO2017113484A1 高电子迁移率晶体管及其制造方法审中-公开
公开(公告)号：WO2017113484A1
公开(公告)日：2017-07-06
申请号：PCT/CN2016/074013
申请日：2016-02-18
申请人：深圳市华讯方舟微电子科技有限公司
发明人：陈家诚 , 姚建可 , 丁庆
IPC分类号： H01L29/778 , H01L29/10 , H01L21/335
CPC分类号： H01L29/10 , H01L29/778
摘要：提供一种高电子迁移率晶体管（100）及其制造方法。该高电子迁移率晶体管（100）包括：衬底（10），形成于衬底（10）上的氮化镓缓冲层（20）、形成于氮化镓缓冲层（20）上的AlxGa(1-x)N势垒层（30）、分别形成于AlxGa(1-x)N势垒层（30）上的栅极（60）、源极（40）及漏极（50），以及钝化层（70）。在AlxGa(1-x)N势垒层（30）中，横向方向Al组分不同，从栅极端到漏极端Al组分逐渐减小。相对于现有技术，该高电子迁移率晶体管具有横向Al组分不同的AlxGa(1-x)N势垒层，在栅极边缘靠近漏极端的AlxGa(1-x)N势垒层具有不同组分的特性，从栅极端到漏极端Al组分逐渐减小，从而能够减小电流崩塌效应，提高开启电压。

6. 发明申请

WO2017098603A1 窒化物半導体装置审中-公开
标题翻译：氮化物半导体器件
公开(公告)号：WO2017098603A1
公开(公告)日：2017-06-15
申请号：PCT/JP2015/084524
申请日：2015-12-09
申请人：三菱電機株式会社
发明人：山口　裕太郎 , 新庄　真太郎 , 山中　宏治
IPC分类号： H01L21/338 , H01L29/41 , H01L29/778 , H01L29/812
CPC分类号： H01L29/41 , H01L29/778 , H01L29/812
摘要：バリア層（１０）の上層に並ぶ短冊状のソース電極部（３）と、ソース電極部（３，３）の間に配置されてゲートパッド（２ａ）から二股に分岐して延びるゲート電極部（２ｂ，２ｂ）を備える。ゲート電極部（２ｂ，２ｂ）の間に配置されてドレインパッド（４ａ）から二股に分岐して延びるドレイン電極部（４ｂ，４ｂ）と、ドレイン電極部（４ｂ，４ｂ）の間の領域を絶縁状態とするイオン注入部（６）を備える。
摘要翻译：布置在阻挡层（10）的上层中的矩形源电极部分（3）和布置在源电极部分（3,3）之间并且与栅极焊盘分叉的源电极部分（3）并且分支并延伸的栅电极部分（2b，2b）。设置在栅电极部分（2b，2b）之间并从漏极焊盘（4a）分支并且在两个分支中延伸的漏电极部分（4b，4b）以及在漏电极部分（4b，4b）以及用于设定状态的离子注入单元（6）。

7. 发明申请

WO2017036025A1 III族氮化物增强型HEMT及其制备方法审中-公开
公开(公告)号：WO2017036025A1
公开(公告)日：2017-03-09
申请号：PCT/CN2015/099175
申请日：2015-12-28
申请人：中国科学院苏州纳米技术与纳米仿生研究所
发明人：孙钱 , 周宇 , 李水明 , 陈小雪 , 戴淑君 , 高宏伟 , 冯美鑫 , 杨辉
IPC分类号： H01L29/778 , H01L21/335
CPC分类号： H01L29/778
摘要：提供一种III族氮化物增强型HEMT及其制备方法。该HEMT包含主要由作为沟道层的第一半导体和作为势垒层的第二半导体组成的异质结以及与异质结连接的电极；该HEMT具有基于刻蚀终止层的第一或第二种结构；在第一种结构中，于第二、第一半导体之间或于第二半导体内的设定深度处形成有刻蚀终止层；在第二种结构中，栅极与势垒层之间设有第三半导体，于第三、第二半导体之间或于第二半导体中临近第三半导体的区域内形成有刻蚀终止层；该刻蚀终止层由具有较高刻蚀选择比的材料组成。通过在HEMT内设置刻蚀终止层，并结合刻蚀技术，能够可靠、精确地实现特定半导体结构层的刻蚀终止，保障器件电学特性不受刻蚀等工艺的影响及器件电学芯片工艺的重复性、可靠性。

8. 发明申请

WO2017010041A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2017010041A1
公开(公告)日：2017-01-19
申请号：PCT/JP2016/002872
申请日：2016-06-14
申请人：株式会社デンソー
发明人：陰　泳信 , 小山　和博 , 樋口　安史 , 星　真一
IPC分类号： H01L21/338 , H01L21/336 , H01L29/06 , H01L29/778 , H01L29/78 , H01L29/812
CPC分类号： H01L29/06 , H01L29/2003 , H01L29/41725 , H01L29/42364 , H01L29/66431 , H01L29/66462 , H01L29/778 , H01L29/78 , H01L29/812
摘要：半導体装置において、ＡｌＧａＮ層（４）が第１ＡｌＧａＮ層（４ａ）および第２ＡｌＧａＮ層（４ｂ）を有する。第２ＡｌＧａＮ層はゲート構造部とドレイン電極（９）との間に配置され、ゲート構造部とドレイン電極との配列方向において複数に分割されている。第２ＡｌＧａＮ層の第２Ａｌ混晶比は、第１ＡｌＧａＮ層の第１Ａｌ混晶比よりも小さくされている。これにより、ノーマリーオフのデバイスとしつつ、阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置を提供することができる。
摘要翻译：提供一种其中AlGaN层（4）包括第一AlGaN层（4a）和第二AlGaN层（4b）的半导体器件。第二AlGaN层设置在栅极结构和漏极（9）之间，并且在栅极结构和漏极电极的排列方向上分成多个部分。第二AlGaN层的第二铝结晶混合比被配置为小于第一AlGaN层的第一铝晶体混合比。由于这种结构，可以提供一种正常关断的半导体器件，可以抑制击穿电压的降低和导通电阻的上升。

9. 发明申请

WO2017009990A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2017009990A1
公开(公告)日：2017-01-19
申请号：PCT/JP2015/070332
申请日：2015-07-15
申请人：株式会社東芝
发明人：池田　健太郎 , 安住　壮紀 , 長谷川　光平
IPC分类号： H03K17/08 , H03K17/10 , H02M1/08
CPC分类号： H03K17/08104 , H01L23/528 , H01L29/2003 , H01L29/778 , H01L29/7827 , H01L29/872 , H01L2224/48227 , H01L2224/49175 , H02M1/08 , H02M1/088 , H03K17/08 , H03K17/08122 , H03K17/08142 , H03K17/0822 , H03K17/102
摘要：実施形態の半導体装置は、第１のソース、第１のドレイン、第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、第１の端部と第２の端部を有し、第２の端部が第２のゲートに電気的に接続されたコンデンサと、第２の端部と第２のゲートとの間に電気的に接続された第１のアノードと、第２のソースに電気的に接続された第１のカソードを有する第１のダイオードと、第１の端部と、第１のゲートとの間に設けられた第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードを有し、第１の抵抗と並列に設けられた第２のダイオードと、を備える。
摘要翻译：根据实施例的半导体器件包括具有第一源极，第一漏极和第一栅极的常关晶体管，与第一漏极电连接的第二关闭晶体管一种常开型晶体管，具有源极，第二漏极和第二栅极;第一晶体管，具有第一端和第二端，第二端电连接到第二栅极电连接在第一端和第二栅极之间的第一阳极，电连接在第二端和第二栅极之间的第一阳极以及电连接到第二源的第一阴极，，设置在第一端和第一栅极之间的第一电阻器，电连接到第一端的第二阳极，第一栅极第二二极管，其具有电连接到所述第一电阻器的第二阴极，所述第二二极管与所述第一电阻器并联设置，提供。

10. 发明申请

WO2016207482A1 AN APPARATUS COMPRISING A NANOMEMBRANE, AND ASSOCIATED METHODS 审中-公开
标题翻译：包含纳米薄膜的装置及相关方法
公开(公告)号：WO2016207482A1
公开(公告)日：2016-12-29
申请号：PCT/FI2016/050328
申请日：2016-05-18
申请人： NOKIA TECHNOLOGIES OY
发明人： HAQUE, Samiul MD , BORINI, Stefano
IPC分类号： G01N27/414 , H01L29/778 , H01L29/16 , H01L29/423 , H01L29/772 , H01L29/40 , H01L29/06 , H01L29/12 , B82Y10/00 , B82Y15/00
CPC分类号： G01N27/4146 , B82Y10/00 , B82Y15/00 , G01N27/4148 , H01L29/0665 , H01L29/1606 , H01L29/1608 , H01L29/423 , H01L29/4232 , H01L29/778 , H01L31/028 , H01L31/10 , Y02E10/547
摘要： An apparatus comprising a channel member(401), first and second electrodes (403, 404) configured to enable a flow of electrical current from the first electrode through the channel member to the second electrode, and a supporting substrate (402) configured to support the channel member and the first and second electrodes, wherein the channel member is separated from the supporting substrate by a nanomembrane (411) configured to facilitate the flow of electrical current through the channel member by inhibiting interactions between the channel member and supporting substrate. Possibly, a conductive shield layer (412) is present between the substrate and the nanomembrane, which may be a nanomembrane as well. The apparatus may also include a gate electrode (406) and a gate dielectric (407), the latter possibly being a nanomembrane as well. The apparatus may be configured to sense analyte species (513) as shown in Figure 5
摘要翻译：一种设备，包括通道构件（401），第一和第二电极（403,404），其被配置为使得能够从第一电极通过通道构件到第二电极的电流流动;以及支撑衬底（402），其被配置为支撑所述通道构件和所述第一和第二电极，其中所述通道构件通过纳米膜（411）与所述支撑衬底分离，所述纳米膜构造成通过抑制所述通道构件和所述支撑衬底之间的相互作用来促进电流流过所述通道构件。可能地，导电屏蔽层（412）存在于基底和纳米膜之间，纳米膜也可以是纳米膜。该装置还可以包括栅极电极（406）和栅极电介质（407），后者也可以是纳米膜。该装置可以被配置为感测如图5所示的分析物种（513）

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