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1. 发明申请

WO2006087044A1 INTEGRIERTE SCHALTUNGSANORDNUNG MIT FELDEFFEKTTRANSISTOR, INSBESONDERE MIT TUNNEL-FELDEFFEKTTRANSISTOR 审中-公开
标题翻译：与场效应晶体管的集成电路，尤其是隧道场效应晶体管，
公开(公告)号：WO2006087044A1
公开(公告)日：2006-08-24
申请号：PCT/EP2005/056659
申请日：2005-12-09
申请人： INFINEON TECHNOLOGIES AG , HOLZ, Jürgen , KAKOSCHKE, Ronald , NIRSCHL, Thomas , PACHA, Christian , SCHULZ, Thomas , SCHMITT-LANDSIEDEL, Doris , SCHRÜFER, Klaus
发明人： HOLZ, Jürgen , KAKOSCHKE, Ronald , NIRSCHL, Thomas , PACHA, Christian , SCHULZ, Thomas , SCHMITT-LANDSIEDEL, Doris , SCHRÜFER, Klaus
IPC分类号： H01L21/8234 , H01L21/8239
CPC分类号： H01L27/0886 , H01L21/823418 , H01L21/823462 , H01L27/1052 , H01L27/1203 , H01L29/66795 , H01L29/7391 , H01L29/7392 , H01L29/78 , H01L29/785 , H01L29/7854 , H01L29/7856
摘要： Integrierte Schaltungsanordnung mit Feldeffekttransistor, insbesondere mit Tunnel-Feldeffekttransistor erläutert werden unter anderem Tunnel-Feldeffekttransistoren, die ein im Vergleich zu anderen Transistoren (T2) auf der gleichen integrierten Schaltungsanordnung (10) dickeres Gatedielektrikum (GDl) haben. Alternativ oder zusätzlich haben diese Tunnel-Feldeffekttransistoren Gate-Bereiche an voneinander abgewandten Seiten eines Kanalausbildungsbereichs bzw. einer grenzfläche zwischen den Anschlussbereichen (Dl, Sl) des Tunnel-Feldeffekttransistors .
摘要翻译：进行说明集成电路装置用的场效应晶体管，特别是具有与在相同的集成电路装置（10）更厚的栅极电介质（GDL）其它晶体管（T2）相比具有其他隧道场效应晶体管之间的隧道场效应晶体管。或者或另外，这些隧道场效应晶体管有一个沟道形成区或隧道场效应晶体管的连接区域（DI，SI）之间的界面的相反侧的栅极区域。

2. 发明申请

WO2006034887A1 INTEGRIERTE SPEICHER-SCHALTUNGSANORDNUNG MIT ANSTEUERSCHALTUNG UND VERWENDUNGEN 审中-公开
标题翻译：与控制电路和采用集成存储器电路
公开(公告)号：WO2006034887A1
公开(公告)日：2006-04-06
申请号：PCT/EP2005/053285
申请日：2005-07-08
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , NIRSCHL, Thomas , SCHMITT-LANDSIEDEL, Doris
发明人： KAKOSCHKE, Ronald , NIRSCHL, Thomas , SCHMITT-LANDSIEDEL, Doris
IPC分类号： H01L27/12
CPC分类号： H01L29/7391 , G11C8/08 , G11C16/08 , H01L27/088 , H01L27/105 , H01L27/1203
摘要： Erläutert wird u.a. eine Ansteuerschaltung (100) für einen EEPROM. Die Ansteuerschaltung (100) enthält Tunnel-Feldeffekttransistoren (T170 bis T176) und kann insbesondere auf einer kleinen Chipfläche hergestellt werden.
摘要翻译：除其他事项说明对于EEPROM的驱动电路（100）。所述驱动电路（100）包括隧道场效应晶体管（T170至T176），并且可以尤其是在小的芯片面积来制造。

3. 发明申请

WO2007090648A1 MEMORY HAVING NANOTUBE TRANSISTOR ACCESS DEVICE 审中-公开
标题翻译：具有纳米管晶体管访问器件的存储器
公开(公告)号：WO2007090648A1
公开(公告)日：2007-08-16
申请号：PCT/EP2007/001086
申请日：2007-02-08
申请人： QIMONDA AG , KAKOSCHKE, Ronald , NIRSCHL, Thomas
发明人： KAKOSCHKE, Ronald , NIRSCHL, Thomas
IPC分类号： G11C13/02
CPC分类号： G11C13/025 , B82Y10/00 , G11C11/1659 , G11C11/22 , G11C13/0004 , G11C13/0011 , G11C13/003 , G11C23/00 , G11C2213/17 , G11C2213/71 , G11C2213/79 , H01L27/228 , H01L27/2436 , H01L27/2463 , H01L27/2481 , H01L29/0669 , H01L45/04 , H01L45/06 , H01L45/085 , H01L45/1233 , H01L45/144 , H01L45/148 , H01L51/0048 , H01L51/0508
摘要： A memory cell includes a memory dement and a nanotube transistor contacting the memory element for accessing the memory dement.
摘要翻译：存储单元包括存储器和接触存储器元件的纳米管晶体管，用于访问存储器。

4. 发明申请

WO2004102666A1 BITLEITUNGSSTRUKTUR SOWIE VERFAHREN ZU DEREN HERSTELLUNG 审中-公开
标题翻译：位线及其制造方法
公开(公告)号：WO2004102666A1
公开(公告)日：2004-11-25
申请号：PCT/EP2004/050525
申请日：2004-04-14
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , SCHULER, Franz , TEMPEL, Georg
发明人： KAKOSCHKE, Ronald , SCHULER, Franz , TEMPEL, Georg
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L27/115 , H01L27/11521
摘要： Die Erfindung betrifft eine Bitleitungsstruktur sowie ein zu gehöriges Herstellungsverfahren, wobei zumindest in einem Be reich eines zweiten Kontakts (KS) und der daran angrenzenden ersten Kontakte (KD) ein Isolationsgraben (T) mit einer elek trisch leitenden Grabenfüllschicht (5) aufgefüllt ist, welche die an den zweiten Kontakt (KS) angrenzenden ersten Dotierge biete (D) zur Realisierung einer vergrabenen Kontakt-Umge hungsleitung miteinander verbindet.
摘要翻译：本发明涉及的位线和一个到关联的制造方法，其中达到至少在成为（KS）（KD）的第二接触和相邻的第一接触部（5）填充的隔离沟槽（T），其具有ELEC trically导电沟槽填充层，其附接到所述第二接触（KS）相邻的第一Dotierge报价（D）挂电路用于实现掩埋接触相反地在一起。

5. 发明申请

WO2004023553A2 BITLEITUNGSSTRUKTUR SOWIE VERFAHREN ZU DEREN HERSTELLUNG 审中-公开
标题翻译： BLELEITUNGSSTRUCKTUR和生产方法
公开(公告)号：WO2004023553A2
公开(公告)日：2004-03-18
申请号：PCT/DE2003/002676
申请日：2003-08-08
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , SHUM, Danny , TEMPEL, Georg
发明人： KAKOSCHKE, Ronald , SHUM, Danny , TEMPEL, Georg
IPC分类号： H01L27/00
CPC分类号： H01L29/66825 , H01L21/28273 , H01L21/28282 , H01L27/115 , H01L27/11556 , H01L29/66833
摘要： Die Erfindung betrifft eine Bitleitungsstruktur mit einer Oberflächenbitleitung (DLx) und einer vergrabenen Bitleitung (SLx), wobei die vergrabene Bitleitung (SLx) in einem Graben mit einer Grabenisolationsschicht (6) ausgebildet ist und über eine Abdeck-Verbindungsschicht (12) und eine selbstjustierende Anschlussschicht (13) in einem oberen Teilbereich des Grabens mit zu kontaktierenden Dotiergebieten (10) verbunden wird.
摘要翻译：
本发明涉及具有表面BEAR chenbitleitung（DLX）和掩埋位线（SLX）的位线，其中，在形成所述掩埋位线（SLX）在沟槽中具有严重的绝缘层（6）和导航用途通过覆盖连接层（12）和在所述沟槽的上部的自连接层（13）与掺杂区接触（10）连接。

6. 发明申请

WO2002080275A2 VERFAHREN ZUM HERSTELLEN VON METALLISCHEN BITLEITUNGEN FÜR SPEICHERZELLENARRAYS, VERFAHREN ZUM HERSTELLEN VON SPEICHERZELLENARRAYS UND SPEICHERZELLENARRAY 审中-公开
标题翻译：方法制备金属位线以存储单元阵列的，用于生产存储单元阵列和存储元件阵列
公开(公告)号：WO2002080275A2
公开(公告)日：2002-10-10
申请号：PCT/EP2002/001508
申请日：2002-02-13
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , WILLER, Josef
发明人： KAKOSCHKE, Ronald , WILLER, Josef
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L27/105 , H01L27/115 , H01L27/11573
摘要： Ein Verfahren zum Herstellen von Bitleitungen (40) für ein Speicherzellenarray umfaßt zunächst den Schritt des Bereitstellens einer Schichtstruktur aus einem Substrat (10) mit in eine Oberfläche desselben implantierten Transistorwannen (12), einer auf der Oberfläche des Substrats (10) vorgesehenen Speichermediumschichtfolge (20) und einer auf der Speichermediumschichtfolge (20) vorgesehenen Gatebereichschicht (22). In der Gatebereichschicht (22) werden Bitleitungsausnehmungen, die bis zu der Speichermediumschichtfolge (20) reichen, erzeugt. Nachfolgend werden isolierende Abstandsschichten (36) auf seitlichen Oberflächen der Bitleitungsausnehmungen erzeugt, woraufhin eine Source/Drainimplantation (38) nach einer vollständigen oder teilweisen Beseitigung der Speichermediumschichtfolge (20) im Bereich der Bitleitungsausnehmungen durchgeführt wird. Im Anschluß wird das Substrat im Bereich der Bitleitungsausnehmungen vollständig freigelegt, falls dies vor der Implantation nicht erfolgt ist. Dann werden auf dem freigelegten Substrat Metallisierungen zum Erzeugen von metallischen Bitleitungen (40) erzeugt, wobei die Metallisierungen durch die isolierenden Abstandsschichten (36) von der Gatebereichschicht (22) isoliert sind.
摘要翻译：一种用于制造的位线（40），用于存储单元阵列的方法首先包括提供用于存储介质层序列中的衬底（10）的表面上提供基底具有在其植入的晶体管槽的表面的层结构（10）（12），一个的步骤（20 ）和（上提供的栅极区层（22上的存储介质的层序列20））。在栅极区域层（22）是Bitleitungsausnehmungen范围达到生成所述存储介质的层序列（20）。随后，绝缘间隔物层被形成（36）在Bitleitungsausnehmungen的侧表面，存储器介质层序列（20）的在Bitleitungsausnehmungen的执行区域的完全或部分除去后，于是一个源极/漏极注入（38）。接着，将基板在Bitleitungsausnehmungen的区域被完全暴露，如果这不是在植入之前进行。然后用于制造金属位线（40）的金属化形成暴露的衬底，其特征在于，通过从所述栅极区层（22）的绝缘间隔物（36），金属化是绝缘上。

7. 发明申请

WO2006076991A2 VERFAHREN ZUM HERSTELLEN EINES FELDEFFEKTTRANSISTORS, FELDEFFEKTTRANSISTOR UND INTEGRIERTE SCHALTUNGSANORDNUNG 审中-公开
标题翻译：一种用于生产场效应晶体管，场效应晶体管和集成电路
公开(公告)号：WO2006076991A2
公开(公告)日：2006-07-27
申请号：PCT/EP2005/056641
申请日：2005-12-09
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , TEWS, Helmut
发明人： KAKOSCHKE, Ronald , TEWS, Helmut
IPC分类号： H01L29/78 , H01L29/08 , H01L27/088 , H01L21/8234 , H01L21/336
CPC分类号： H01L21/823418 , H01L21/2815 , H01L27/088 , H01L29/665 , H01L29/66545 , H01L29/66553 , H01L29/66628 , H01L29/66659 , H01L29/7311 , H01L29/78 , H01L29/7835
摘要： Erläutert wird unter anderem ein Verfahren zum Herstellen eines Tunnel-Feldeffekttransistors (T1). Anschlussbereiche (28, 80) von verschiedenem Dotiertyp werden mit selbstausrichtenden Implantationsverfahren erzeugt.
摘要翻译：描述了一种方法，除其他外，（T1），用于产生隧道场效应晶体管。不同掺杂类型的终端部分（28，80）中产生具有自对准注入方法。

8. 发明申请

WO2005001937A2 ONE TRANSISTOR FLASH MEMORY CELL 审中-公开
标题翻译：一个晶体管闪存存储单元
公开(公告)号：WO2005001937A2
公开(公告)日：2005-01-06
申请号：PCT/EP2004/051254
申请日：2004-06-25
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , TEMPEL, Georg , SHUM, Danny
发明人： KAKOSCHKE, Ronald , TEMPEL, Georg , SHUM, Danny
IPC分类号： H01L27/00
CPC分类号： H01L27/11526 , H01L27/115 , H01L27/11521 , H01L27/11546
摘要： An integrated circuit has a high voltage area, a logie area and a memory array for forming a system on a chip that includes linear, logic and memory devices. The memory has floating gate transistors disposed in a triple well structure with a raised drain bit line 13 substantially vertically aligned with a buried source bit line 14. The memory array separates the columns with deep trenches 46 that may also be formed into charge pump capacitors.
摘要翻译：集成电路具有高电压区域，逻辑区域和用于在包括线性，逻辑和存储器件的芯片上形成系统的存储器阵列。存储器具有设置在三阱结构中的浮置栅晶体管，其高位漏极位线13与掩埋源极线14基本上垂直对准。存储器阵列用也可形成为电荷泵电容器的深沟槽46分隔列。

9. 发明申请

WO2005098958A1 HERSTELLUNGSVERFAHREN FÜR EIN PCM-SPEICHERELEMENT UND ENTSPRECHENDES PCM-SPEICHERELEMENT 审中-公开
标题翻译：处理对PCM存储元件和相应的PCM存储器元件
公开(公告)号：WO2005098958A1
公开(公告)日：2005-10-20
申请号：PCT/EP2005/003069
申请日：2005-03-22
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , PAK-CHUM SHUM, Danny
发明人： KAKOSCHKE, Ronald , PAK-CHUM SHUM, Danny
IPC分类号： H01L27/24
CPC分类号： H01L45/06 , H01L27/2463 , H01L45/122 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/1691
摘要： Die vorliegende Erfindung schafft ein Herstellungsverfahren für ein PCM-Speicherelement und ein entsprechendes PCM-Speicherelement. Das Herstellungsverfahren umfasst die Schritte: Vorsehen von einer ersten und einer zweiten Leitungseinrichtung (MA, Mb) unter einer Isolationsschicht (10); Vorsehen eines Lochs (5a, 5b) in der Isolationsschicht (10), welches die erste und die zweite Leitungseinrichtung (Ma, Mb) abschnittsweise freilegt; Vorsehen eines jeweiligen streifenförmigen Widerstandselements (20; 20'; 20'') an der Wand des Lochs (5a, 5b), welches die freigelegte erste bzw. zweite Leitungseinrichtung (Ma, Mb) elektrisch kontaktiert, als jeweilige untere Elektrode; Vorsehen einer Füllung (30) aus einem Isolationsmaterial in dem Loch (5a, 5b), zwischen den streifenförmigen Widerstandselementen (20; 20'; 20''); Vorsehen einer Schicht (35) aus einem PCM-Material in dem Loch (5a, 5b), welche die streifenförmigen Widerstandselemente (20; 20'; 20'') an ihrer Oberseite elektrisch kontaktiert; Vorsehen einer leitenden Schicht (40) über dem Loch (5a, 5b) und der umliegenden Oberfläche der Isolationsschicht (10); Bilden von einem sublithographischen Maskenstreifen (50) auf der leitenden Schicht (40) über dem Loch (5a, 5b) und der umliegenden Oberfläche der Isolationsschicht (10) quer zur Richtung der ersten und zweiten Leitungseinrichtung (Ma, Mb); Bilden von Segmenten des Maskenstreifens (50); Strukturieren der leitenden Schicht (40) und der Schicht (35) aus dem PCM-Material unter Verwendung der Segmente zum Bilden der jeweiligen oberen Elektrode aus der leitenden Schicht (40) und eines zwischen der oberen und unteren Elektrode liegenden PCM-Bereichs aus der Schicht (35) aus dem PCM-Material; Entfernen der Maskenstreifen (50); und elektrisches Anschließen der oberen Elektroden an eine weitere Leitungseinrichtung (80).
摘要翻译：本发明提供了一种用于PCM存储元件和一个相应的PCM存储元件的制造方法。该制造方法包括以下步骤：提供第一和第二导管装置（MA，MB）的绝缘层（10）; 提供了一个孔（5A，5B）在具有所述第一和第二导管装置（MA，MB）部分地暴露绝缘层（10）; 提供各自的带状电阻器元件（20; 20'; 20“）上的孔的壁（5A，5B），该电接触暴露的第一和第二管道装置（MA，MB），每个下电极; 提供了在所述孔中的绝缘材料的填充（30）（5A，5B），所述带状电阻元件（20;“; 20” '20）之间; 在孔提供的相变材料层（35）（5A，5B），所述条带形电阻元件（20;“; 20” 20“）在其顶部电接触; 在空穴提供导电层（40）（图5a，5b）和所述绝缘层的周围的表面（10）; 在孔形成导电层（40）上的子光刻掩蔽带（50）（图5a，5b）和所述绝缘层（10）的周围表面横向于第一和第二导管装置（MA，MB）的方向; 掩模带材的成形区段（50）; 图案化导电层（40）和使用所述段用于形成导电层（40）的相应的上部电极的PCM材料的层（35）和所述上和下电极的PCM帧之间的位于从该层（35）从相变材料的; 除去掩蔽带（50）; 和上部电极电连接到另外的管道装置（80）。

10. 发明申请

WO2004102667A3 INTEGRIERTE SCHALTUNGSANORDNUNG SOWIE HERSTELLUNGSVERFAHREN 审中-公开
公开(公告)号：WO2004102667A3
公开(公告)日：2004-11-25
申请号：PCT/EP2004/050718
申请日：2004-05-05
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , SCHULER, Franz
发明人： KAKOSCHKE, Ronald , SCHULER, Franz
IPC分类号： H01L27/115
摘要： Erläutert wird unter anderem eine Speicher-Schaltungsanordnung mit einem Speicherzellenbereich (12). Der Speicherzellenbereich (12) enthält eine Vielzahl von Speicherzellentransistoren (TOO bis T21). Speicherzellentransistoren (T00, T01) einer Spalte werden mit Hilfe eines Auswahltransistors (TD0) ausgewählt. Der Auswahltransistor (TD0) ist ein Dreifach-Steuerbereich-Transistor, dessen Steuerbereich sich bis in Isoliergräben (G0, G1) erstreckt. Die Isoliergräben (G0, G1) dienen auch zum Isolieren der Speicherzellentransistoren (T00, T10) verschiedener Spalten des Speicherzellenfeldes (12). Durch diese Anordnung lässt sich der Integrationsgrad weiter erhöhen.

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