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1. 发明申请

WO2005039050A3 MASTER-LATCHSCHALTUNG MIT SIGNALPEGELVERSCHIEBUNG FÜR EIN DYNAMISCHES FLIP-FLOP 审中-公开
公开(公告)号：WO2005039050A3
公开(公告)日：2005-04-28
申请号：PCT/EP2004/009853
申请日：2004-09-03
申请人： INFINEON TECHNOLOGIES AG , BERTHOLD, Jörg , GEORGAKOS, Georg , HENZLER, Stephan , SCHMITT-LANDSIEDEL, Doris
发明人： BERTHOLD, Jörg , GEORGAKOS, Georg , HENZLER, Stephan , SCHMITT-LANDSIEDEL, Doris
IPC分类号： H03K3/037
摘要： Master-Latchschaltung (10) mit Signalpegelverschiebung für ein Flip-Flop (1), das durch ein Taktsignal (Clk) getaktet wird, wobei die MasterLatchschaltung (10) aufweist: eine Signalverzögerungsschaltung (13), die das anliegende Taktsignal (Clk) mit einer bestimmten Zeitverzögerung (AT) verzögert und invertiert; und einen Schaltungsknoten (14), der in einer Aufladephase, in der das anliegende Taktsignal (Clk) logisch niedrig ist, auf eine Betriebsspannung (VB) aufgeladen wird, und der in einer Auswertephase, wenn das anliegende Taktsignal (Clk) und das verzögerte invertierte Taktsignal (Clk DELAY ) logisch hoch sind, abhängig von einem anliegenden Datensignal (D) entladbar ist wobei das Datensignal nur Transistoren eines einzigen Typs (entweder nur N- oder nur P-Kanal) ansteuert. Die Master-Latchschaltung (10) weist nur eine einzige Versorgungsspannung auf.

2. 发明申请

WO1997010600A1 DEVICE FOR SKIP ADDRESSING CERTAIN LINES IN A SERIALLY OPERATING DIGITAL STORE 审中-公开
标题翻译： DEVICE对于串行数字工作记忆的某些行跳的方式满足
公开(公告)号：WO1997010600A1
公开(公告)日：1997-03-20
申请号：PCT/DE1996001511
申请日：1996-08-13
申请人： SIEMENS AKTIENGESELLSCHAFT , BOLLU, Michael , VON BASSE, Paul-Werner , THEWES, Roland , SCHMITT-LANDSIEDEL, Doris
发明人： SIEMENS AKTIENGESELLSCHAFT
IPC分类号： G11C08/04
CPC分类号： G11C8/04
摘要： To skip any distances, a device for skip addressing bit or word lines (11 to 1N) of a serially operating store has two open control loops (2, 3) allocated to the lines together and one linkage component (41 to 4N) per line, where each linkage component is connected precisely to one pair of outputs of the two open control loops and one line is precisely addressed when the bit "1" is applied to said pair of outputs.
摘要翻译：为了实现任何跳跃距离包括用于跳跃点的装置寻址串联操作存储器的位或字线（11〜1N）的两行一起相关联的控制链（2，3）和每行相应的连接元件（41到4N），与每个连杆部件正好与一个对的两个控制链的输出端连接，并且当施加到该对输出，二进制“1”的线随后被寻址准确。

3. 发明申请

WO9625741A3 MULTI-VALUED READ-ONLY STORAGE LOCATION WITH IMPROMULTI-VALUED READ-ONLY STORAGE LOCATION WITH IMPROVED SIGNAL-TO-NOISE RATIO VED SIGNAL-TO-NOISE RATIO 审中-公开
标题翻译：具有改进的信号噪声比信号VED信号噪声比的具有隐含值的只读存储位置的多值只读存储位置
公开(公告)号：WO9625741A3
公开(公告)日：1997-02-06
申请号：PCT/DE9600168
申请日：1996-02-05
申请人： SIEMENS AG , SCHMITT LANDSIEDEL DORIS , THEWES ROLAND , BOLLU MICHAEL , BASSE PAUL WERNER
发明人： SCHMITT-LANDSIEDEL DORIS , THEWES ROLAND , BOLLU MICHAEL , BASSE PAUL-WERNER
IPC分类号： G11C11/56 , G11C16/02 , G11C16/04 , H01L29/792
CPC分类号： H01L29/7923 , G11C11/56 , G11C11/5671 , G11C11/5692 , G11C16/0475
摘要： The invention concerns a multi-valued read-only storage location which is constructed symmetrically for storing a first or second state (M, M''') and asymmetrically for storing at least a third state (M', M'). The advantage thereof is above all that the storage capacity is doubled without notably increasing expenditure and without impairing the signal-to-noise ratio with respect to conventional storage locations. The invention is suitable for electrically programmable and mask-programmable read-only memories, in particular for those used in low-voltage technology.

4. 发明申请

WO2007045202A1 INTEGRIERTER SCHALTKREIS UND VERFAHREN ZUM BETREIBEN EINES INTEGRIERTEN SCHALTKREISES 审中-公开
标题翻译：集成的电路和方法操作集成电路
公开(公告)号：WO2007045202A1
公开(公告)日：2007-04-26
申请号：PCT/DE2006/001716
申请日：2006-09-28
申请人： INFINEON TECHNOLOGIES AG , BERTHOLD, Jörg , EIREINER, Matthias , GEORGAKOS, Georg , HENZLER, Stephan , PACHA, Christian , SCHMITT-LANDSIEDEL, Doris
发明人： BERTHOLD, Jörg , EIREINER, Matthias , GEORGAKOS, Georg , HENZLER, Stephan , PACHA, Christian , SCHMITT-LANDSIEDEL, Doris
IPC分类号： H03K19/007 , G06F11/16
CPC分类号： H03K3/356156
摘要： Der Schaltkreis weist ein erstes Daten-Halteglied (201) mit einem zu diesem parallel geschalteten zweiten Daten-Halteglied (202) auf, wobei das zweite Daten-Halteglied (202) eine längere Setup-Zeit aufweist als das erste Daten-Halteglied (201).
摘要翻译：该电路包括保持构件（201），其具有用于此并联连接的第二数据保持元件（202），其中，所述第二数据保留构件（202）具有更长的建立时间比所述第一数据保持元件（201）的第一数据，

5. 发明申请

WO2006087044A1 INTEGRIERTE SCHALTUNGSANORDNUNG MIT FELDEFFEKTTRANSISTOR, INSBESONDERE MIT TUNNEL-FELDEFFEKTTRANSISTOR 审中-公开
标题翻译：与场效应晶体管的集成电路，尤其是隧道场效应晶体管，
公开(公告)号：WO2006087044A1
公开(公告)日：2006-08-24
申请号：PCT/EP2005/056659
申请日：2005-12-09
申请人： INFINEON TECHNOLOGIES AG , HOLZ, Jürgen , KAKOSCHKE, Ronald , NIRSCHL, Thomas , PACHA, Christian , SCHULZ, Thomas , SCHMITT-LANDSIEDEL, Doris , SCHRÜFER, Klaus
发明人： HOLZ, Jürgen , KAKOSCHKE, Ronald , NIRSCHL, Thomas , PACHA, Christian , SCHULZ, Thomas , SCHMITT-LANDSIEDEL, Doris , SCHRÜFER, Klaus
IPC分类号： H01L21/8234 , H01L21/8239
CPC分类号： H01L27/0886 , H01L21/823418 , H01L21/823462 , H01L27/1052 , H01L27/1203 , H01L29/66795 , H01L29/7391 , H01L29/7392 , H01L29/78 , H01L29/785 , H01L29/7854 , H01L29/7856
摘要： Integrierte Schaltungsanordnung mit Feldeffekttransistor, insbesondere mit Tunnel-Feldeffekttransistor erläutert werden unter anderem Tunnel-Feldeffekttransistoren, die ein im Vergleich zu anderen Transistoren (T2) auf der gleichen integrierten Schaltungsanordnung (10) dickeres Gatedielektrikum (GDl) haben. Alternativ oder zusätzlich haben diese Tunnel-Feldeffekttransistoren Gate-Bereiche an voneinander abgewandten Seiten eines Kanalausbildungsbereichs bzw. einer grenzfläche zwischen den Anschlussbereichen (Dl, Sl) des Tunnel-Feldeffekttransistors .
摘要翻译：进行说明集成电路装置用的场效应晶体管，特别是具有与在相同的集成电路装置（10）更厚的栅极电介质（GDL）其它晶体管（T2）相比具有其他隧道场效应晶体管之间的隧道场效应晶体管。或者或另外，这些隧道场效应晶体管有一个沟道形成区或隧道场效应晶体管的连接区域（DI，SI）之间的界面的相反侧的栅极区域。

6. 发明申请

WO2005039050A2 MASTER LATCH CIRCUIT WITH SIGNAL LEVEL DISPLACEMENT FOR A DYNAMIC FLIP-FLOP 审中-公开
标题翻译：使用信号电平切换进行动态触发器的主锁存器切换
公开(公告)号：WO2005039050A2
公开(公告)日：2005-04-28
申请号：PCT/EP2004009853
申请日：2004-09-03
申请人： INFINEON TECHNOLOGIES AG , BERTHOLD JOERG , GEORGAKOS GEORG , HENZLER STEPHAN , SCHMITT-LANDSIEDEL DORIS
发明人： BERTHOLD JOERG , GEORGAKOS GEORG , HENZLER STEPHAN , SCHMITT-LANDSIEDEL DORIS
IPC分类号： H03K3/037 , H03K3/356
CPC分类号： H03K3/037 , H03K3/356121
摘要： A master latch circuit (10) with signal level displacement for a flip-flop (1) clocked by a clock pulse signal (Clk), wherein the master latch circuit (10) comprises a signal delay circuit (13) which delays and inverts the clock pulse signal (ClK), resulting in a specific time delay (AT), and a circuit node (14) which, in a charging phase wherein the clock pulse signal (Clk) is logically low, is charged to an operational voltage (VB) and which, in an evaluation phase when the clock pulse signal (Clk) and delayed, inverted clock pulse signal (ClkDELAY) are logically high, is discharged according to a specific data signal (D), wherein the data signal controls only transistors of a single type (either only N-channel or only P-channel). The master latch circuit (10) has only one supply voltage .
摘要翻译： MasterLatchschaltung（10）具有用于一个触发器信号电平移位（1）由一个时钟信号（CLK）的时钟频率，所述MasterLatchschaltung（10），包括：信号延迟电路（13），其具有所施加的时钟信号（CLK）一定的时间延迟（AT）延迟和倒置; 和一个电路节点（14），其在充电阶段，其中所施加的时钟信号（CLK）为逻辑低电平时，到工作电压（VB）充电，并且当所施加的时钟信号（CLK）和延迟反相在评估阶段，时钟信号（ClkDELAY）是逻辑高时，根据所施加的数据信号（d）的可放电，其中，所述数据信号驱动仅单一类型的晶体管（N-或P-沟道只）。主锁存电路（10）仅具有单个电源电压。

7. 发明申请

WO1997033317A1 CHIP CARD WITH ESD-PROTECTION 审中-公开
标题翻译：具有ESD保护芯片卡
公开(公告)号：WO1997033317A1
公开(公告)日：1997-09-12
申请号：PCT/DE1997000368
申请日：1997-02-28
申请人： SIEMENS AKTIENGESELLSCHAFT , VON BASSE, Paul-Werner , THEWES, Roland , BOLLU, Michael , SCHMITT-LANDSIEDEL, Doris
发明人： SIEMENS AKTIENGESELLSCHAFT
IPC分类号： H01L23/498
CPC分类号： H01L23/49855 , G06K19/077 , H01L23/5388 , H01L23/60 , H01L2924/0002 , H01L2924/00
摘要： The invention concerns a chip card made of a material which is at least partly electrically conductive, which makes it possible for a potential difference on the chip card to be diminished so rapidly that a chip integrated in the card is not damaged. For the same purpose, the top side of the chip card can be coated with a thin, electrically conductive film which is connected to conductive contacts of a chip by means of vertical conductive connections.
摘要翻译：包括一个至少部分导电的材料芯片卡与施加到芯片卡的电势差的电压被迅速降解，使得在卡的集成芯片不被损坏实现。其可以应用于用于在芯片卡，它是由一个芯片的导电端子垂直导电连接相连接的导电性薄膜的顶部上的相同的目的。

8. 发明申请

WO1997026656A1 ELECTRONIC CIRCUIT 审中-公开
标题翻译：电子电路
公开(公告)号：WO1997026656A1
公开(公告)日：1997-07-24
申请号：PCT/DE1997000071
申请日：1997-01-16
申请人： SIEMENS AKTIENGESELLSCHAFT , VON BASSE, Paul-Werner , THEWES, Roland , SCHMITT-LANDSIEDEL, Doris , BOLLU, Michael
发明人： SIEMENS AKTIENGESELLSCHAFT
IPC分类号： G11C07/06
CPC分类号： G01R27/02
摘要： The invention concerns an electronic circuit comprising an inverter and a further transistor (M3) of which the gate connection is connected to the inverter output and of which the source and drain connections are connected between the input of the inverter (PL) and a connection of the supply voltage (VDD) such that a feedback loop is produced. When the input voltage drops from a maximum value as a result of low resistance at the test lead when a given voltage value is attained, the feedback loop allows the output voltage to jump to an extreme value such that the current flowing through the circuit first increases to a maximum and is interrupted abruptly when a maximum current intensity is reached. A fourth transistor (M4) between the further transistor (M3) and the connection to the supply voltage is provided in order to adapt the circuit to different conditions by applying a control voltage (VS) to the gate of this transistor. This circuit can, for example, be used to read semiconductor memories.
摘要翻译：连接在逆变器和另外的晶体管（M3），其栅极端子连接到逆变器和逆变器（PL）的输入之间的源极和漏极端子的输出的电子电路和电源电压的端子（VDD）是，使得反馈实现，其可以跳输出电压极值当输入电压从最大值下降的测试线的低电阻的结果，当一定的电压值，使得电流流过电路第一增加到最大并达到最大电流时突然中断。该另一个晶体管（M3）和到电源的连接之间的第四晶体管（M4）被施加控制电压（VS）到这个晶体管的栅极，以适应电路以不同的条件规定。该电路可以是例如被用于读出的半导体存储器。

9. 发明申请

WO2006034887A1 INTEGRIERTE SPEICHER-SCHALTUNGSANORDNUNG MIT ANSTEUERSCHALTUNG UND VERWENDUNGEN 审中-公开
标题翻译：与控制电路和采用集成存储器电路
公开(公告)号：WO2006034887A1
公开(公告)日：2006-04-06
申请号：PCT/EP2005/053285
申请日：2005-07-08
申请人： INFINEON TECHNOLOGIES AG , KAKOSCHKE, Ronald , NIRSCHL, Thomas , SCHMITT-LANDSIEDEL, Doris
发明人： KAKOSCHKE, Ronald , NIRSCHL, Thomas , SCHMITT-LANDSIEDEL, Doris
IPC分类号： H01L27/12
CPC分类号： H01L29/7391 , G11C8/08 , G11C16/08 , H01L27/088 , H01L27/105 , H01L27/1203
摘要： Erläutert wird u.a. eine Ansteuerschaltung (100) für einen EEPROM. Die Ansteuerschaltung (100) enthält Tunnel-Feldeffekttransistoren (T170 bis T176) und kann insbesondere auf einer kleinen Chipfläche hergestellt werden.
摘要翻译：除其他事项说明对于EEPROM的驱动电路（100）。所述驱动电路（100）包括隧道场效应晶体管（T170至T176），并且可以尤其是在小的芯片面积来制造。

10. 发明申请

WO1998012812A1 STEEP EDGE TIME-DELAY RELAY 审中-公开
标题翻译：具有陡峭边沿的延迟水平
公开(公告)号：WO1998012812A1
公开(公告)日：1998-03-26
申请号：PCT/DE1997001802
申请日：1997-08-20
申请人： SIEMENS AKTIENGESELLSCHAFT , VON BASSE, Paul-Werner , THEWES, Roland , BOLLU, Michael , SCHMITT-LANDSIEDEL, Doris
发明人： SIEMENS AKTIENGESELLSCHAFT
IPC分类号： H03K05/13
CPC分类号： H03K5/133
摘要： The invention relates to a time-delay relay from an inverter with high-resistance transistors (M1,M2) and an additional series-connected inverter with low-resistance transistors (M3 and M4) wherein MOS capacitors are provided betwen the gates of the transistors of the low-resistance inverter and the time-delay relay output (D) . The circuit enables time-delay relays to be made using a relatively small number of components.
摘要翻译：本申请的主题涉及与高电阻晶体管（M1，M2）的逆变器构成的并且串联连接反相器具有低晶体管（M3和M4），一个延迟电路，其中所述低逆变器的晶体管的栅极和所述延迟级MOS的输出（D）之间提供能力。该电路延迟级可与和上部件相对较低的费用陡峭边缘来实现。

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