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1. 发明申请

WO2017174603A1 SHORT CHANNEL TRENCH POWER MOSFET 审中-公开
标题翻译：短沟道功率MOSFET
公开(公告)号：WO2017174603A1
公开(公告)日：2017-10-12
申请号：PCT/EP2017/058028
申请日：2017-04-04
申请人： ABB SCHWEIZ AG
发明人： MINAMISAWA, Renato , KNOLL, Lars
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7813 , H01L21/02378 , H01L21/02529 , H01L21/0262 , H01L21/02634 , H01L21/047 , H01L21/0475 , H01L21/049 , H01L21/2236 , H01L29/0623 , H01L29/0865 , H01L29/1033 , H01L29/1079 , H01L29/1095 , H01L29/1608 , H01L29/36 , H01L29/4236 , H01L29/66068 , H01L29/66734 , H01L29/7828
摘要： It is an object of the invention to provide a power semiconductor device having a low on-state resistance while avoiding any short channel effects and having a low subthreshold slope. To attain this object the invention provides a trench power semiconductor device, which comprises a compensation layer (15) of a first conductivity type, wherein the compensation layer (15) is extending on a gate insulation layer (11) between a source layer (5) of the first conductivity type and a substrate layer (9) of the first conductivity type directly adjacent to a channel region of a second conductivity type, and wherein: L ch > 4 √ ( (ε cr t comp t GI) ). In the above inequation L ch is a channel length, ε CR is a permittivity of the channel region, ε GI is a permittivity of the gate insulation layer, t C0MP is a thickness of the compensation layer (15) and t GI is a thickness of the gate insulation layer (11).
摘要翻译：本发明的目的是提供一种具有低导通状态电阻同时避免任何短沟道效应并具有低亚阈值斜率的功率半导体器件。为了实现该目的，本发明提供了一种沟槽功率半导体器件，其包括第一导电类型的补偿层（15），其中补偿层（15）在源极层（5）之间的栅极绝缘层（11）上延伸，）和与第二导电类型的沟道区直接相邻的第一导电类型的衬底层（9），并且其中：L _{ch < 4 _{（ cr comp > GI）_{）。在上述不等式中，L ch是通道长度，εCR是通道区域的介电常数ε_{GI 是栅极绝缘层的介电常数，t C0MP是补偿层（15）的厚度，并且t GI是栅极绝缘层（11）的厚度。 / p>}}}}

2. 发明申请

WO2015042146A1 VERTICAL FIELD-EFFECT TRANSISTOR DEVICE HAVING A BYPASS DIODE 审中-公开
标题翻译：具有旁路二极管的垂直场效应晶体管器件
公开(公告)号：WO2015042146A1
公开(公告)日：2015-03-26
申请号：PCT/US2014/056091
申请日：2014-09-17
申请人： CREE, INC.
发明人： PALA, Vipindas , CHENG, Lin , AGARWAL, Anant, Kumar , PALMOUR, John, Williams , VAN BRUNT, Edward, Robert
IPC分类号： H01L29/78 , H01L29/08 , H01L29/10 , H01L21/336 , H01L29/16 , H01L29/06 , H01L29/47
CPC分类号： H01L29/7806 , H01L21/046 , H01L21/26506 , H01L29/0619 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/36 , H01L29/47 , H01L29/66068 , H01L29/66734 , H01L29/7813 , H01L29/782 , H01L29/7828 , H01L29/8611 , H01L29/872
摘要： A semiconductor device comprising a vertical field-effect transistor (60) and a bypass diode (62) connected between a source contact (86) and a drain contact (88) of the transistor. According to one embodiment, the transistor includes a pair of junction implants (70) separated by a junction field-effect transistor region (72). At least one of the junction implants includes a deep well region (74) that is shared with the bypass diode, such that the shared deep well region functions as both a source junction in the transistor and a junction barrier region in the bypass diode. The transistor and the bypass diode may include a substrate (64), a drift layer (66) over the substrate, and a spreading layer (68) over the drift layer, such that the junction implants are formed in the spreading layer. The bypass diode may be a junction barrier Schottky (JBS) diode.
摘要翻译：一种半导体器件，包括连接在晶体管的源极触点（86）和漏极触点（88）之间的垂直场效应晶体管（60）和旁路二极管（62）。根据一个实施例，晶体管包括由结型场效应晶体管区域（72）分开的一对结植入物（70）。连接植入物中的至少一个包括与旁路二极管共享的深阱区域（74），使得共享的深阱区域用作晶体管中的源极结和旁路二极管中的结阻挡区域。晶体管和旁路二极管可以包括衬底（64），衬底上的漂移层（66）和漂移层上的扩散层（68），使得在扩散层中形成结植入物。旁路二极管可以是结垒肖特基（JBS）二极管。

3. 发明申请

WO2015013628A2 METHODS OF FORMING BURIED JUNCTION DEVICES IN SILICON CARBIDE USING ION IMPLANT CHANNELING AND SILICON CARBIDE DEVICES INCLUDING BURIED JUNCTIONS 审中-公开
标题翻译：使用离子注入通道和碳化硅器件在碳化硅中形成埋藏式接合装置的方法，包括埋入式接合
公开(公告)号：WO2015013628A2
公开(公告)日：2015-01-29
申请号：PCT/US2014/048217
申请日：2014-07-25
申请人： CREE, INC.
发明人： VAN BRUNT, Edward Robert , SUVOROV, Alexander V. , PALA, Vipindas , CHENG, Lin
IPC分类号： H01L29/16 , H01L29/66
CPC分类号： H01L29/1608 , H01L21/046 , H01L21/047 , H01L21/26506 , H01L21/26586 , H01L21/324 , H01L29/0619 , H01L29/0688 , H01L29/0878 , H01L29/1095 , H01L29/6606 , H01L29/66068 , H01L29/66712 , H01L29/7802 , H01L29/7828 , H01L29/861 , H01L29/872
摘要： A semiconductor device structure according to some embodiments includes a silicon carbide substrate having a first conductivity type, a silicon carbide drift layer having the first conductivity type on the silicon carbide substrate and having an upper surface opposite the silicon carbide substrate, and a buried junction structure in the silicon carbide drift layer. The buried junction structure has a second conductivity type opposite the first conductivity type and has a junction depth that is greater than about one micron.
摘要翻译：根据一些实施例的半导体器件结构包括具有第一导电类型的碳化硅衬底，在碳化硅衬底上具有第一导电类型并且具有与硅相对的上表面的碳化硅漂移层碳化物衬底，以及碳化硅漂移层中的埋入式结结构。埋入式结结构具有与第一导电类型相反的第二导电类型，并具有大于约1微米的结深度。

4. 发明申请

WO2013140473A1 半導体素子审中-公开
标题翻译：半导体元件
公开(公告)号：WO2013140473A1
公开(公告)日：2013-09-26
申请号：PCT/JP2012/007010
申请日：2012-11-01
申请人：パナソニック株式会社
发明人：内田　正雄 , 堀川　信之 , 田中　康太郎 , 清澤　努
IPC分类号： H01L29/78 , H01L21/336 , H01L27/04 , H01L29/12
CPC分类号： H01L29/1608 , H01L27/0629 , H01L29/0619 , H01L29/0847 , H01L29/105 , H01L29/41766 , H01L29/66068 , H01L29/78 , H01L29/7828
摘要：　半導体素子（１００）において、第２導電型のボディ領域（１０３）は、第１炭化珪素半導体層（１０２）の表面に接する第１ボディ領域（１０３ａ）と、第２導電型のボディ領域（１０３）の底面に接する第２ボディ領域（１０３ｂ）とを含む。第１ボディ領域の不純物濃度は、第２ボディ領域の不純物濃度の２倍以上である。チャネル層である第１導電型の第２炭化珪素半導体層（１０６）は、半導体基板（１０１）に対して垂直な方向に不純物濃度の分布を有し、ゲート絶縁膜（１０７）に接する側の不純物濃度は、第１ボディ領域（１０３ａ）に接する側の不純物濃度よりも小さい。
摘要翻译：一种半导体元件（100），其中第二导电类型体区（103）包括：与第一碳化硅半导体层（102）的正面接触的第一体区（103a）; 以及与第二导电类型体区域（103）的底面接触的第二体区域（103b）。第一体区中的杂质浓度等于或大于第二体区中的杂质浓度的两倍。作为沟道层的第一导电型第二碳化硅半导体层（106）在垂直于半导体衬底（101）的方向上具有杂质浓度分布，并且与栅绝缘膜接触的一侧的杂质浓度（107）小于与第一体区（103a）接触的一侧的杂质浓度。

5. 发明申请

WO2013118437A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2013118437A1
公开(公告)日：2013-08-15
申请号：PCT/JP2013/000317
申请日：2013-01-23
申请人：パナソニック株式会社
发明人：清澤　努 , 工藤　千秋 , 富田　祐貴
IPC分类号： H01L29/78 , H01L21/336 , H01L29/12 , H01L29/861 , H01L29/868
CPC分类号： H01L29/7813 , H01L21/02378 , H01L21/0243 , H01L21/02529 , H01L21/02576 , H01L21/0262 , H01L21/0455 , H01L21/049 , H01L21/223 , H01L21/302 , H01L21/30604 , H01L21/3065 , H01L21/324 , H01L21/3247 , H01L29/0619 , H01L29/0623 , H01L29/0696 , H01L29/1608 , H01L29/41741 , H01L29/4236 , H01L29/6606 , H01L29/66068 , H01L29/66734 , H01L29/7828 , H01L29/861 , H01L29/872
摘要：半導体装置の製造方法は、基板の主面に、第１導電型の第１の半導体領域を有する半導体層を形成する工程と、半導体層に、底部が第１の半導体領域内に位置するトレンチを形成する工程とを含む。当該製造方法は更に、アニール処理により、トレンチの上部コーナー部の半導体層の一部をトレンチの底部上に移動させることで、トレンチの底部を覆う第２導電型のトレンチボトム不純物領域を形成する工程とを含む。
摘要翻译：该半导体器件制造方法包括：在衬底的主表面上形成半导体层的步骤，所述半导体层具有第一导电类型的第一半导体区域; 以及在所述半导体层中形成沟槽的步骤，所述沟槽的底部位于所述第一半导体区域中。该制造方法还包括通过将沟槽的上角部处的半导体层的一部分退火移动到沟槽的底部上而形成第二导电型沟槽底部杂质区域的步骤，所述沟槽底部杂质区域覆盖沟槽的底部。

6. 发明申请

WO2013076890A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2013076890A1
公开(公告)日：2013-05-30
申请号：PCT/JP2012/005568
申请日：2012-09-03
申请人：パナソニック株式会社 , 工藤千秋
发明人：工藤　千秋
IPC分类号： H01L29/78 , H01L21/316 , H01L21/336 , H01L29/12 , H01L29/41 , H01L29/423 , H01L29/49
CPC分类号： H01L29/7827 , H01L21/02164 , H01L21/02274 , H01L21/049 , H01L29/1608 , H01L29/2003 , H01L29/4236 , H01L29/42368 , H01L29/42376 , H01L29/66068 , H01L29/66666 , H01L29/66734 , H01L29/7813 , H01L29/7828
摘要：　半導体装置の製造方法は、トレンチの側面、トレンチの底部及びトレンチの周囲にゲート絶縁膜を形成する工程を備えている。ゲート絶縁膜を形成する工程は、トレンチの側面に第１の絶縁膜を形成する工程と、トレンチの底部及びトレンチの周囲に高密度プラズマ化学気相成長法を用いて第２の絶縁膜を形成する工程とを含む。ゲート絶縁膜におけるトレンチの底部及びトレンチの周囲に形成された部分の膜厚を、ゲート絶縁膜におけるトレンチの側面に形成された部分よりも厚くする。
摘要翻译：该制造半导体器件的方法包括在沟槽的侧表面上，在沟槽的底部和沟槽周围形成栅极绝缘膜的步骤。形成栅极绝缘膜的步骤包括：在沟槽的侧表面上形成第一绝缘膜的步骤; 以及使用高密度等离子体化学气相沉积方法在沟槽的底部和沟槽周围形成第二绝缘膜的步骤。形成在沟槽的底部和沟槽周围的栅极绝缘膜的部分的膜厚度大于形成在沟槽的侧表面上的栅极绝缘膜的一部分的膜厚度。

7. 发明申请

WO2013035300A1 半導体素子、半導体装置、およびその製造方法审中-公开
标题翻译：半导体元件，半导体器件和半导体元件制造方法
公开(公告)号：WO2013035300A1
公开(公告)日：2013-03-14
申请号：PCT/JP2012/005565
申请日：2012-09-03
申请人：パナソニック株式会社 , 庭山雅彦 , 内田正雄
发明人：庭山　雅彦 , 内田　正雄
IPC分类号： H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC分类号： H01L29/1608 , H01L21/046 , H01L29/0619 , H01L29/0623 , H01L29/66068 , H01L29/7828
摘要：　本願に開示された半導体素子の製造方法は、半導体基板上に第１導電型の第１炭化珪素半導体層を形成する工程（Ａ）と、第１炭化珪素半導体層上にボディ領域を規定する第１マスクを形成する工程（Ｂ）と、第１マスクを用いて、第１炭化珪素半導体層中に、第２導電型のボディ注入領域を形成する工程（Ｃ）と、第１マスクの側面にサイドウォールを形成する工程（Ｄ）と、第１マスクおよびサイドウォールを用いて、第１炭化珪素半導体層中に、第１導電型の不純物注入領域および第２導電型の第１ボディ注入領域を形成する工程（Ｅ）と、第１炭化珪素半導体層を熱処理する工程（Ｆ）とを包含する。
摘要翻译：公开了一种半导体元件制造方法，其包括：步骤（A），其中在半导体衬底上形成第一导电型第一碳化硅半导体层; 步骤（B），其中在所述第一碳化硅半导体层上形成限定体区的第一掩模; 使用所述第一掩模在第一碳化硅半导体层中形成第二导电型主体注入区域的工序（C）; 步骤（D），其中侧壁形成在第一掩模的侧表面上; 使用第一掩模和侧壁在第一碳化硅半导体层中形成第一导电型杂质注入区和第二导电型第一体注入区的工序（E）以及对第一碳化硅半导体层进行热处理的工序（F）。

8. 发明申请

WO2013001677A1 半導体装置とその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2013001677A1
公开(公告)日：2013-01-03
申请号：PCT/JP2012/000968
申请日：2012-02-14
申请人：パナソニック株式会社 , 空田晴之
发明人：空田　晴之
IPC分类号： H01L29/78 , H01L21/336 , H01L29/12
CPC分类号： H01L29/7813 , H01L21/044 , H01L21/049 , H01L21/28264 , H01L29/1602 , H01L29/1608 , H01L29/2003 , H01L29/42368 , H01L29/42376 , H01L29/4238 , H01L29/515 , H01L29/66045 , H01L29/66068 , H01L29/66734 , H01L29/7397 , H01L29/7828
摘要：　本発明の半導体装置１００は、基板１の主面上に配置された、ワイドバンドギャップ半導体によって構成された半導体層２と、半導体層２に配置された、底面および側面を有するトレンチ５と、トレンチ５の底面および側面上に配置された絶縁領域１１と、トレンチ５内に配置され、絶縁領域１１によって半導体層２と絶縁された導電層７とを備え、絶縁領域１１は、トレンチ５の底面および側面上に配置されたゲート絶縁膜６と、トレンチ５の底部においてゲート絶縁膜６と導電層７との間に配置された空隙１０とを含んでおり、ゲート絶縁膜６は、トレンチ５の側面の一部上で導電層７と接し、トレンチ５の底面上で導電層７と接しておらず、トレンチ５の底面から導電層７の下面までの絶縁領域１１の厚さは、トレンチの中央部で、トレンチの前記側面の近傍よりも大きい。
摘要翻译：公开了一种半导体器件（100），包括：由布置在衬底（1）的主面上的宽带隙半导体构成的半导体层（2）; 布置在半导体层（2）上的具有底面和侧面的沟槽（5）; 布置在所述沟槽（5）的底面和侧面上的绝缘区域（11）; 以及布置在所述沟槽（5）中并且通过所述绝缘区域（11）与所述半导体层（2）绝缘的导电层（7）。绝缘区域（11）包括：布置在沟槽（5）的底面和侧面上的栅绝缘膜（6）; 以及在所述沟槽（5）的底部设置在所述栅极绝缘膜（6）和所述导电层（7）之间的间隙（10）。栅极绝缘膜（6）与沟槽（5）的侧面的一部分上的导电层（7）连接，但不与沟槽（5）的底面上的导电层（7）连接，。从沟槽（5）的底面到导电层（7）的底面的绝缘区域（11）的厚度在沟槽的中部比沟槽的上述侧面附近的厚度大。

9. 发明申请

WO2012056705A1 半導体素子およびその製造方法审中-公开
标题翻译：半导体元件及其制造方法
公开(公告)号：WO2012056705A1
公开(公告)日：2012-05-03
申请号：PCT/JP2011/006020
申请日：2011-10-27
申请人：パナソニック株式会社 , 内田正雄 , 田中康太郎
发明人：内田　正雄 , 田中　康太郎
IPC分类号： H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC分类号： H01L21/26506 , H01L21/046 , H01L29/1608 , H01L29/66068 , H01L29/7828
摘要：　半導体素子１００は、基板１０１の主面の法線方向から見て、ユニットセル領域１００ｕｌと、ユニットセル領域と半導体素子の端部との間に位置する終端領域１００ｆとを含み、終端領域１００ｆは、第１炭化珪素半導体層１０２にドリフト領域１０２ｄと接するように配置された第２導電型のリング領域１０３ｆを有し、リング領域は、第１炭化珪素半導体層の表面に接する高濃度リング領域１０３ａｆと、高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で第１炭化珪素半導体層に接する低濃度リング領域１０３ｂｆとを含んでおり、高濃度リング領域１０３ａｆの側面は、ドリフト領域１０２ｄと接し、半導体基板の主面の法線方向から見て、高濃度リング領域と低濃度リング領域とは同一の輪郭を有している。
摘要翻译：在本发明中，当从基板（101）的主表面的法线方向观察时，半导体元件（100）包括单位区域（100ul）和边缘区域（100f），位于单元电池区域和半导体元件的端部。边缘区域（100f）具有设置在第一碳化硅半导体层（102）中以与漂移区域（102d）接触的第二导电型环形区域（103f）。环区包括与第一碳化硅半导体层的表面接触的高密度环区（103af），并且包括密度低于高密度环区的低密度环区（103bf），具有第二导电型掺杂剂，并且其在其下表面与第一碳化硅半导体层接触。高密度环区域（103af）的侧面与漂移区域（102d）接触，当从基板的主面的法线方向观察时，高密度环区域和低密度环区域相同的轮廓。

10. 发明申请

WO2012056642A1 半導体素子审中-公开
标题翻译：半导体元件
公开(公告)号：WO2012056642A1
公开(公告)日：2012-05-03
申请号：PCT/JP2011/005769
申请日：2011-10-14
申请人：パナソニック株式会社 , 北畠真 , 内田正雄
发明人：北畠　真 , 内田　正雄
IPC分类号： H01L27/04 , H01L29/12 , H01L29/78
CPC分类号： H01L29/7828 , H01L29/0696 , H01L29/1608 , H01L29/2003 , H01L29/7391
摘要：　本発明の半導体素子は、チャネル層を介してトランジスタ動作とダイオード動作とを行うことができる。ソース電極１５０の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０の一部分とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、ボディ領域１３０の一部分にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。ワイドバンドギャップ半導体の誘電率をεｓ、絶縁膜１６０の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０－１））が満たされる。
摘要翻译：该半导体元件可以执行由沟道层介导的晶体管操作和二极管操作。当源电极（150）的电位为基准的栅电极（165）的电位（Vgs）为零伏时：通过沟道层（150）与体区的一部分之间的pn结（130），在沟道层（150）的至少一部分处形成在厚度方向上全部耗尽的厚度Dc的耗尽层，并且从pn结的接合表面的厚度为Db的贫化层为形成在身体区域（130）的部分。如果宽带隙半导体的电导率为es，绝缘膜（160）的导电率和厚度分别为ei和Di，Dc和Db之和为Ds，导通电压的绝对值为二极管为Vf0，满足关系Ds

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