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1. 发明申请

WO2017145537A1 撮像装置および撮像装置の製造方法审中-公开
标题翻译：成像装置和成像装置的制造方法
公开(公告)号：WO2017145537A1
公开(公告)日：2017-08-31
申请号：PCT/JP2017/000533
申请日：2017-01-11
申请人：ソニー株式会社
发明人：中溝　正彦
IPC分类号： H01L27/146 , H04N5/357 , H04N5/369 , H04N5/374 , H04N5/378
CPC分类号： H01L27/14634 , H01L21/26586 , H01L24/08 , H01L24/80 , H01L27/146 , H01L27/14605 , H01L27/1461 , H01L27/14612 , H01L27/1463 , H01L27/14636 , H01L27/1464 , H01L27/14656 , H01L27/14689 , H01L27/1469 , H01L2224/0557 , H01L2224/08146 , H01L2224/80203 , H04N5/357 , H04N5/369 , H04N5/3698 , H04N5/374 , H04N5/378
摘要：複数の半導体チップにより構成された撮像装置においてノイズの影響を軽減する。　第１の半導体チップは、入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、信号入力トランジスタおよび参照入力トランジスタの何れか１つに流れる電流が入力信号と参照信号との差分に応じて変化した際に当該電流の変化を入力信号と参照信号との比較の結果として伝達する第１の信号線と、第１の信号線と電気的に接続される第１のパッドとを備える。第２の半導体チップは、比較の結果を処理する処理回路と、処理回路に電気的に接続されて比較の結果を処理回路に伝達する第２の信号線と、第２の信号線に電気的に接続されるとともに第１のパッドと電気的に接続される第２のパッドとを備える。
摘要翻译：减少由多个半导体芯片构成的成像装置中的噪声的影响。第一半导体芯片包括信号输入晶体管和差分输入端，信号输入晶体管被输入到控制端，作为与入射光对应的信号的输入信号被输入到该控制端，并且参考信号被输入到控制端当流经参考输入晶体管和信号输入晶体管以及参考输入晶体管中的一个的电流根据输入信号和参考信号之间的差异而改变时，电流的改变与输入信号和参考信号作为结果发送的第一信号线和电连接到第一信号线的第一焊盘。第二半导体芯片包括用于处理比较结果的处理电路，电连接到处理电路以将比较结果发送到处理电路的第二信号线，电连接到第二信号线的第二信号线，以及连接到第一焊盘并电连接到第一焊盘的第二焊盘。

2. 发明申请

WO2017145211A1 SEMICONDUCTOR SWITCHING ELEMENT 审中-公开
标题翻译：半导体开关元件
公开(公告)号：WO2017145211A1
公开(公告)日：2017-08-31
申请号：PCT/JP2016/005222
申请日：2016-12-26
申请人： TOYOTA JIDOSHA KABUSHIKI KAISHA , DENSO CORPORATION
发明人： SAITO, Jun , AOI, Sachiko , URAKAMI, Yasushi
IPC分类号： H01L29/78 , H01L29/739 , H01L29/06
CPC分类号： H01L29/7813 , H01L21/047 , H01L21/26586 , H01L29/0623 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/66734 , H01L29/7397
摘要： A trench gate semiconductor switching element is provided. The semiconductor substrate of ths element includes a second conductivity type bottom region in contact with the gate insulation layer at a bottom surface of the trench, and a first conductivity type second semiconductor region extending from a position in contact with a lower surface of the body region to a position in contact with a lower surface of the bottom region. The bottom region includes a first bottom region in contact with the gate insulation layer in a first range of the bottom surface positioned at an end in a long direction of the trench and extending from the bottom surface to a first position; and a second bottom region in contact with the gate insulation layer in a second range adjacent to the first range and extending from the bottom surface to a second position lower than the first position.
摘要翻译：提供沟槽栅极半导体开关元件。该元件的半导体衬底包括在沟槽的底表面处与栅极绝缘层接触的第二导电类型底部区域和从与主体区域的下表面接触的位置延伸的第一导电类型第二半导体区域到与底部区域的下表面接触的位置。所述底部区域包括第一底部区域和第二底部区域，所述第一底部区域在所述底表面的第一范围中与所述栅极绝缘层接触，所述第一底部表面位于所述沟槽的长度方向上的端部处并且从所述底表面延伸到第一位置; 以及第二底部区域，所述第二底部区域在与所述第一范围相邻的第二范围内与所述栅极绝缘层接触，并且从所述底面延伸到低于所述第一位置的第二位置。

3. 发明申请

WO2017100678A1 LATERAL SEMICONDUCTOR POWER DEVICES 审中-公开
标题翻译：横向半导体功率器件
公开(公告)号：WO2017100678A1
公开(公告)日：2017-06-15
申请号：PCT/US2016/065978
申请日：2016-12-09
申请人： MAXPOWER SEMICONDUCTOR, INC.
发明人： DARWISH, Mohamed , ZENG, Jun , YILMAZ, Hamza , BLANCHARD, Richard A.
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L29/0653 , H01L21/2236 , H01L21/26586 , H01L29/0619 , H01L29/0623 , H01L29/0634 , H01L29/0847 , H01L29/1083 , H01L29/402 , H01L29/404 , H01L29/407 , H01L29/408 , H01L29/41758 , H01L29/42368 , H01L29/7835 , H01L29/78624
摘要： Methods and systems for lateral power devices, and methods for operating them, in which charge balancing is implemented in a new way. In a first inventive teaching, the lateral conduction path is laterally flanked by regions of opposite conductivity type which are self-aligned to isolation trenches which define the surface geometry of the channel. In a second inventive teaching, which can be used separately or in synergistic combination with the first teaching, the drain regions are self-isolated. In a third inventive teaching, which can be used in synergistic combination with the first and/or second teachings, the source regions are also isolated from each other. In a fourth inventive teaching, the lateral conduction path is also overlain by an additional region of opposite conductivity type.
摘要翻译：横向功率器件的方法和系统及其操作方法，其中以新方式实现电荷平衡。在本发明的第一个教导中，横向传导路径横向侧面为与导电类型相反的区域，这些区域与限定沟道表面几何形状的隔离沟槽自对准。在可以单独使用或与第一教导协同组合使用的第二发明教导中，漏极区域是自我隔离的。在可以与第一和/或第二教导协同组合使用的第三发明教导中，源区也彼此隔离。在第四发明教导中，横向传导路径也覆盖了相反导电类型的附加区域。

4. 发明申请

WO2016179025A1 ENHANCED PATTERNING OF INTEGRATED CIRCUIT LAYER BY TILTED ION IMPLANTATION 审中-公开
标题翻译：通过倾斜离子植入增强集成电路层的图案
公开(公告)号：WO2016179025A1
公开(公告)日：2016-11-10
申请号：PCT/US2016/030218
申请日：2016-04-29
申请人： THE REGENTS OF THE UNIVERSITY OF CALIFORNIA
发明人： LIU, Tsu-Jae , ZHANG, Xi , ZHENG, Peng
IPC分类号： H01L21/265 , H01L21/027 , H01J37/317
CPC分类号： H01L21/3086 , H01L21/26506 , H01L21/26586 , H01L21/31116
摘要： Methods for achieving sub-lithographic feature sizes in an integrated circuit (IC) layer are provided that use ion implantation to enhance or reduce the etch rate of a thin masking layer. The etch rates also can be enhanced or reduced at specific locations through multiple implantation steps. The implantation can be performed at tilted angles to achieve sub-lithographic implanted regions that are self-aligned to pre-existing photoresist or hard-mask features over the masking layer on the surface of a substrate. A higher density of features can be achieved in an IC layer than are present in an overlying masking layer with the use of ion implantation.
摘要翻译：提供了在集成电路（IC）层中实现亚光刻特征尺寸的方法，其使用离子注入来增强或降低薄掩模层的蚀刻速率。也可以通过多个注入步骤在特定位置增强或减少蚀刻速率。可以以倾斜角度进行注入，以实现与基板表面上的掩模层上的预先存在的光致抗蚀剂或硬掩模特征自对准的亚光刻注入区域。通过使用离子注入，在IC层中可以实现比叠加的掩蔽层中存在的更高密度的特征。

5. 发明申请

WO2016154449A1 FEED-FORWARD BIDIRECTIONAL IMPLANTED SPLIT-GATE FLASH MEMORY CELL 审中-公开
标题翻译：进给双向插入式分离式闪存存储器单元
公开(公告)号：WO2016154449A1
公开(公告)日：2016-09-29
申请号：PCT/US2016/024037
申请日：2016-03-24
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： BO, Xiangzheng , GRIDER, Douglas, Tad
IPC分类号： G11C16/04 , H01L29/788 , H01L27/115 , H01L21/265
CPC分类号： H01L27/11521 , G11C16/0425 , G11C16/0441 , G11C16/26 , H01L21/26513 , H01L21/26586 , H01L21/28273 , H01L27/11524 , H01L29/0847 , H01L29/167 , H01L29/42328 , H01L29/4916 , H01L29/4933 , H01L29/66825 , H01L29/7883
摘要： In described examples, a split-gate flash memory cell (cell) includes a semiconductor surface (205a). A first control gate (CG) (230) on a first floating gate (FG) (210) and a second CG (240) on a second FG (220) are each on a tunnel gate dielectric layer (211) on the semiconductor surface. A common source or common drain (245) is between the first and second FGs. A first select gate (215) and a second select gate (225) are on a select gate dielectric layer (216) between a first BL source or drain (S/D) (218) and the first FG and between a second BL S/D (228) and the second FG, respectively. The first select gate (215) has a first pocket region (217) that has a first doping distribution different from a second doping distribution in a second pocket region (227) associated with the second select gate (225), which reduces a variation in read current (Ir) for the cell between measuring Ir using the first select gate and measuring Ir using the second select gate.
摘要翻译：在所述示例中，分裂栅极闪存单元（单元）包括半导体表面（205a）。位于半导体表面上的隧道栅极电介质层（211）上的第一浮动栅极（FG）（210）上的第一控制栅极（CG）（230）和第二FG（220）上的第二CG（240）。公共源或共同漏极（245）在第一和第二FG之间。第一选择栅极（215）和第二选择栅极（225）位于第一BL源极或漏极（S / D）（218）与第一FG之间的第二选择栅电介质层（216） / D（228）和第二FG。第一选择栅极（215）具有在与第二选择栅极（225）相关联的第二凹陷区域（227）中具有与第二掺杂分布不同的第一掺杂分布的第一凹槽区域（217），这减少了第使用第一选择栅极测量Ir之间的单元读取电流（Ir），并使用第二选择栅极测量Ir。

6. 发明申请

WO2016144530A1 TRENCH VERTICAL JFET WITH IMPROVED THRESHOLD VOLTAGE CONTROL AND METHOD OF MANUFACTURING THE SAME 审中-公开
标题翻译：具有改进的阈值电压控制的TRENCH垂直JFET及其制造方法
公开(公告)号：WO2016144530A1
公开(公告)日：2016-09-15
申请号：PCT/US2016/019106
申请日：2016-02-23
申请人： UNITED SILICON CARBIDE, INC.
发明人： BHALLA, Anup , ALEXANDROV, Peter
IPC分类号： H01L29/808 , H01L29/10 , H01L21/337 , H01L21/265 , H01L29/16 , H01L29/20
CPC分类号： H01L29/66909 , H01L21/02378 , H01L21/02389 , H01L21/26586 , H01L21/30604 , H01L29/1058 , H01L29/1608 , H01L29/2003 , H01L29/66068 , H01L29/66924 , H01L29/8083 , H01L29/8086
摘要： Trench JFETs may be created by etching trenches into the topside of a substrate of a first doping type to form mesas. The substrate is made up of a backside drain layer, a middle drift layer, and topside source layer. The etching goes through the source layer and partly into the drift layer. Gate regions are formed on the sides and bottoms of the trenches using doping of a second type. Vertical channel regions are formed behind the vertical gate segments via angled implantation using a doping of the first kind, providing improved threshold voltage control. Optionally the substrate may include a lightly doped channel layer between the drift and source layers, such that the mesas include a lightly doped channel region that more strongly contrasts with the implanted vertical channel regions.
摘要翻译：沟槽JFET可以通过将沟槽蚀刻到第一掺杂类型的衬底的顶侧中以形成台面来形成。衬底由背面漏极层，中间漂移层和顶层源层构成。蚀刻通过源极层并部分地进入漂移层。使用第二类型的掺杂，在沟槽的侧面和底部形成栅极区域。通过使用第一种掺杂的角度注入在垂直栅极段之后形成垂直沟道区，提供改进的阈值电压控制。可选地，衬底可以包括在漂移层和源层之间的轻掺杂沟道层，使得台面包括与注入的垂直沟道区域更强烈对比的轻掺杂沟道区域。

7. 发明申请

WO2016101134A1 一种双向MOS型器件及其制造方法审中-公开
公开(公告)号：WO2016101134A1
公开(公告)日：2016-06-30
申请号：PCT/CN2014/094626
申请日：2014-12-23
申请人：电子科技大学 , 东莞电子科技大学电子信息工程研究院
发明人：张金平 , 李泽宏 , 刘竞秀 , 任敏 , 张波 , 李肇基
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7424 , H01L21/02233 , H01L21/26586 , H01L21/3065 , H01L29/0623 , H01L29/1095 , H01L29/407 , H01L29/408 , H01L29/66325 , H01L29/66386 , H01L29/7394 , H01L29/747 , H01L29/78
摘要：一种双向金属氧化物半导体（MOS）型器件及其制造方法，属于功率半导体器件技术领域。该器件在有源区上层两端具有对称的平面栅MOS结构，在对称的平面栅MOS结构之间具有U型复合漂移区，该U型复合漂移区沿元胞中心左右对称。通过形成的具有对称特性的U型复合漂移区，在一定的元胞宽度下可获得高的器件击穿电压和低的导通压降/电阻特性，是一种双向对称的电场截止型器件；在IGBT工作模式时，是一种具有载流子存储层和场截止层的IGBT器件，在MOS工作模式时，是一种具有减小漂移区电阻高掺杂层和场截止层的MOS器件；通过该U型复合漂移区的复合作用，该结构不会发生器件的横向和纵向穿通击穿，具有高的单位漂移区长度耐压，并具有低的导通压降/电阻特性。

8. 发明申请

WO2016028631A1 TRANSISTOR STRUCTURE WITH IMPROVED UNCLAMPED INDUCTIVE SWITCHING IMMUNITY 审中-公开
标题翻译：具有改进的不可逆电感切换免疫的晶体管结构
公开(公告)号：WO2016028631A1
公开(公告)日：2016-02-25
申请号：PCT/US2015/045259
申请日：2015-08-14
申请人： VISHAY-SILICONIX
发明人： ZHANG, Wenjie , BOBDE, Madhur , CHEN, Qufei , TERRILL, Kyle
IPC分类号： H01L29/78 , H01L21/336 , H01L21/20
CPC分类号： H01L29/781 , H01L21/26586 , H01L29/0623 , H01L29/0626 , H01L29/1045 , H01L29/1083 , H01L29/1095 , H01L29/402 , H01L29/407 , H01L29/4175 , H01L29/41766 , H01L29/66492 , H01L29/66659 , H01L29/66696 , H01L29/66712 , H01L29/7835
摘要： A laterally diffused metal oxide semiconductor (LDMOS) transistor structure with improved undamped inductive switching immunity. The LDMOS includes a substrate and an adjacent epitaxial layer both of a first conductivity type. A gate structure is above the epitaxial layer. A drain region and a source region, both of a second conductivity type, are within the epitaxial layer. A channel is formed between the source and drain region and arranged below the gate structure. A body structure of the first conductivity type is at least partially formed under the gate structure and extends laterally under the source region, wherein the epitaxial layer is less doped than the body structure. A conductive trench-like feed-through element passes through the epitaxial layer and contacts the substrate and the source region. The LDMOS includes a tub region of the first conductivity type formed under the source region, and adjacent laterally to and in contact with said body structure and said trench-like feed-through element.
摘要翻译：横向扩散金属氧化物半导体（LDMOS）晶体管结构，具有改善的无阻抗感应开关抗扰性。 LDMOS包括基底和邻近的第一导电类型的外延层。栅极结构在外延层之上。第二导电类型的漏极区域和源极区域都在外延层内。在源极和漏极区域之间形成沟道并且布置在栅极结构的下方。第一导电类型的主体结构至少部分地形成在栅极结构下方并且在源极区域下方横向延伸，其中外延层比主体结构少掺杂。导电沟槽状馈通元件穿过外延层并接触衬底和源极区域。 LDMOS包括形成在源区域下方并且与所述主体结构和所述沟槽状馈通元件横向相邻并与之接触的第一导电类型的桶区域。

9. 发明申请

WO2016007487A1 METHOD FOR SELECTIVELY DEPOSITING A LAYER ON A THREE DIMENSIONAL STRUCTURE 审中-公开
标题翻译：用于在三维结构上选择性沉积层的方法
公开(公告)号：WO2016007487A1
公开(公告)日：2016-01-14
申请号：PCT/US2015/039345
申请日：2015-07-07
申请人： VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC. , RUFFELL, Simon , OMSTEAD, Thomas, R. , RENAU, Anthony
发明人： RUFFELL, Simon , OMSTEAD, Thomas, R. , RENAU, Anthony
IPC分类号： H01L21/265 , H01L21/20
CPC分类号： H01L21/26586 , C23C16/047 , C23C16/45536 , H01L21/02129 , H01L21/02164 , H01L21/0217 , H01L21/02211 , H01L21/02274 , H01L21/0228
摘要： A method may include providing a substrate having a surface that defines a substrate plane and a substrate feature that extends from the substrate plane; directing an ion beam comprising angled ions to the substrate at a non-zero angle with respect to a perpendicular to the substrate plane, wherein a first portion of the substrate feature is exposed to the ion beam and wherein a second portion of the substrate feature is not exposed to the ion beam; directing molecules of a molecular species to the substrate wherein the molecules of the molecular species cover the substrate feature; and providing a second species to react with the molecular species, wherein selective growth of a layer comprising the molecular species and the second species takes place such that a first thickness of the layer grown on the first portion is different from a second thickness grown on the second portion.
摘要翻译：方法可以包括提供具有限定衬底平面的表面和从衬底平面延伸的衬底特征的衬底; 将包括成角离子的离子束相对于垂直于衬底平面的非零角度引导到衬底，其中衬底特征的第一部分暴露于离子束，并且其中衬底特征的第二部分是不暴露于离子束; 将分子物质的分子引导到基底，其中分子种类的分子覆盖基底特征; 以及提供与分子物质反应的第二物质，其中包含分子种类和第二物质的层的选择性生长发生，使得在第一部分上生长的层的第一厚度不同于在第第二部分。

10. 发明申请

WO2015112367A1 TECHNIQUES FOR ION IMPLANTATION OF NARROW SEMICONDUCTOR STRUCTURES 审中-公开
标题翻译：用于半导体结构的离子注入技术
公开(公告)号：WO2015112367A1
公开(公告)日：2015-07-30
申请号：PCT/US2015/011079
申请日：2015-01-13
申请人： VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC.
发明人： WAITE, Andrew M. , RAO, Kalipatnam Vivek
IPC分类号： H01L29/78 , H01L21/265 , H01L21/336
CPC分类号： H01L29/66803 , H01L21/26506 , H01L21/26513 , H01L21/26586 , H01L21/324
摘要： A method to process a semiconductor device includes performing a first ion implant comprising first ions into a thin crystalline semiconductor structure, the first ion dose amorphizing a first region of the thin crystalline semiconductor structure; performing a second ion implant comprising dopant ions of a dopant species into at least the first region of the thin crystalline semiconductor structure; and performing at least one anneal of the semiconductor device after the first implant, wherein after the first and second implant and the at least one anneal, the thin crystalline semiconductor structure forms a mono-crystalline region without defects.
摘要翻译：一种处理半导体器件的方法包括：将包含第一离子的第一离子注入执行到薄晶体半导体结构中，所述第一离子剂量使所述薄晶体半导体结构的第一区域非晶化; 将包括掺杂剂物质的掺杂剂离子的第二离子注入进入所述薄晶体半导体结构的至少第一区域; 以及在所述第一注入之后执行所述半导体器件的至少一次退火，其中在所述第一和第二注入和所述至少一个退火之后，所述薄晶体半导体结构形成无缺陷的单晶区域。

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