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1. 发明申请

WO2017007584A1 SEMICONDUCTOR DEVICE WITH NON-UNIFORM TRENCH OXIDE LAYER 审中-公开
标题翻译：具有非均匀三氧化钛层的半导体器件
公开(公告)号：WO2017007584A1
公开(公告)日：2017-01-12
申请号：PCT/US2016/037815
申请日：2016-06-16
申请人： VISHAY-SILICONIX
发明人： PARK, Chanho , SHIBIB, Ayman , TERRIL, Kyle
IPC分类号： H01L29/78 , H01L29/423 , H01L21/02
CPC分类号： H01L29/7802 , H01L29/086 , H01L29/0865 , H01L29/0878 , H01L29/1095 , H01L29/36 , H01L29/404 , H01L29/407 , H01L29/41741 , H01L29/41766 , H01L29/66348 , H01L29/66712 , H01L29/66734 , H01L29/7397 , H01L29/7813 , H01L29/872
摘要： A semiconductor device includes a trench formed in an epitaxial layer and an oxide layer that lines the sidewalls of the trench. The thickness of the oxide layer is non-uniform, so that the thickness of the oxide layer toward the top of the trench is thinner than it is toward the bottom of the trench. The epitaxial layer can have a non-uniform dopant concentration, where the dopant concentration varies according to the thickness of the oxide layer.
摘要翻译：半导体器件包括形成在外延层中的沟槽和对沟槽的侧壁进行排列的氧化物层。氧化物层的厚度不均匀，使得朝向沟槽顶部的氧化物层的厚度比向沟槽底部的厚度薄。外延层可以具有不均匀的掺杂剂浓度，其中掺杂剂浓度根据氧化物层的厚度而变化。

2. 发明申请

WO2016185544A1 半導体装置および電力変換装置审中-公开
标题翻译：半导体器件和电源转换器件
公开(公告)号：WO2016185544A1
公开(公告)日：2016-11-24
申请号：PCT/JP2015/064222
申请日：2015-05-18
申请人：株式会社日立製作所
发明人：松村　三江子 , 坂野　順一 , 手賀　直樹 , 毛利　友紀 , 清水　悠佳 , 小林　慶亮
IPC分类号： H01L29/78 , H01L29/12 , H01L29/423
CPC分类号： H01L29/1608 , H01L29/0615 , H01L29/0684 , H01L29/0696 , H01L29/0865 , H01L29/0869 , H01L29/1033 , H01L29/1095 , H01L29/36 , H01L29/41741 , H01L29/4238 , H01L29/7395 , H01L29/7802
摘要：単位セルを縮小しても、大電流で、かつ高信頼のパワー半導体装置を実現する。上記課題を解決するために、本発明による半導体装置は、第１方向に延在する複数のｐ型ボディ領域(4)と、第１方向に延在し、第１方向と直交する第２方向に互いに隣り合うｐ型ボディ領域の間に形成されたＪＦＥＴ領域(7)と、第１方向に延在し、ｐ型ボディ領域の端部側面と離間してｐ型ボディ領域内に形成されたｎ＋型ソース領域(5)と、第１方向に延在し、ｐ型ボディ領域の端部側面とｎ＋型ソース領域の端部側面との間のｐ型ボディ領域の上層部に形成されたチャネル領域(8)と、平面視においてｐ型ボディ領域内に位置し、第１方向に互いに離間した複数の接続孔(13)を有し、チャネル領域上及び複数の接続孔の間にゲート電極(11)が形成されている。
摘要翻译：本发明即使当单元电池尺寸减小时也实现了大电流和高可靠性的功率半导体器件。为了克服上述问题，根据本发明的半导体器件具有：在第一方向上延伸的多个p型体区域（4）; JFET区域（7），其在与第一方向正交的第二方向上在第一方向上延伸并形成在彼此相邻的p型体区域之间; n +型源极区域（5），其沿着第一方向延伸并且形成在远离p型体区域的边缘侧表面的p型体区域中; 沟槽区域（8），其在p型体区域的边缘侧表面和n +型源区域的边缘侧表面之间形成在p型体区域的上层部分中; 和多个连接孔（13），并且在平面图中位于p型体区域中，在沟道区域和连接孔之间形成栅电极（11）。

3. 发明申请

WO2015166754A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015166754A1
公开(公告)日：2015-11-05
申请号：PCT/JP2015/059968
申请日：2015-03-30
申请人：三菱電機株式会社
发明人：菅原　勝俊 , 香川　泰宏 , 田中　梨菜 , 福井　裕
IPC分类号： H01L29/78 , H01L29/06 , H01L29/12 , H01L29/739
CPC分类号： H01L29/0696 , H01L29/0623 , H01L29/0865 , H01L29/0869 , H01L29/1608 , H01L29/41741 , H01L29/4236 , H01L29/4238 , H01L29/7397 , H01L29/7813
摘要：　ゲートパッドの角部に対向するセルにおけるアバランシェ破壊を抑制可能な技術を提供することを目的とする。ＭＯＳＦＥＴは、平面視においてゲートパッド１３の角部に対向する領域４１に配設されたコーナーセル１７と、コーナーセル１７に対してゲートパッド１３と逆側の領域に配設された内部セル１４とを備える。コーナーセル１７の外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の均等な一辺または短辺の長さの２倍以下である。
摘要翻译：本发明的目的是提供一种能够抑制面对栅极焊盘的角部的电池中的雪崩击穿的技术。 MOSFET设置有安装在平面图中面向栅极焊盘（13）的角部的区域（41）中的角电池（17），并且内部电池（14）安装在与门相反的一侧的区域中垫（13）相对于角细胞（17）。在角电池（17）的轮廓形状中面向最长侧的最长侧和侧面之间的最短距离中最长的距离不大于内侧电池（14）的等边或短边长度的两倍）。

4. 发明申请

WO2015151185A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015151185A1
公开(公告)日：2015-10-08
申请号：PCT/JP2014/059515
申请日：2014-03-31
申请人：新電元工業株式会社
发明人：浅田　毅 , 北田　瑞枝 , 山口　武司 , 鈴木　教章
IPC分类号： H01L29/78
CPC分类号： H01L29/7813 , H01L29/0634 , H01L29/0696 , H01L29/0865 , H01L29/1095 , H01L29/7802 , H01L29/7811
摘要：［課題］容量の充放電が原因でゲート電極の電圧が上昇して誤作動を起こす可能性を低くすること。［解決手段］半導体装置は、第一導電型のドリフト層２０と、ソース電極９０に接続され、ドリフト層２０上に配置された第二導電型のベース層３０と、ソース電極９０に接続され、ベース層３０を貫通してドリフト層２０まで延びた第二導電型のカラム層５０と、を備える。半導体装置は、カラム層５０の上端の両側に設けられた一対の第一トレンチ６３の内部に配置され、第一絶縁層６２に取り囲まれた一対の第一ゲート電極６１と、ベース層３０に設けられ、第一絶縁層６２のうちカラム層５０側と反対側の側部で当該第一絶縁層６２に隣接し、ソース電極９０に接続される第一導電型のソース領域３１と、を備える。
摘要翻译： [问题]减少由于电容器的充电/放电导致的栅电极的电压升高导致故障的可能性。 [解决方案]该半导体器件设置有：第一导电型漂移层（20）; 第二导电型基极层（30），其连接到源电极（90），并设置在所述漂移层（20）上; 和连接到源极（90）的第二导电型列层（50），并通过穿透基层（30）延伸到漂移层（20）。半导体器件还设置有：一对第一栅极电极，设置在设置在列层（50）的上端的两侧的一对第一沟槽（63）中，并且分别由第一绝缘层（62）包围; 以及设置在所述基底层（30）中并与所述第一绝缘层（62）侧部分相邻的所述第一绝缘层（62）的第一导电型源极区域（31）（50）的相反侧，所述源极区域与源电极（90）连接。

5. 发明申请

WO2015114803A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015114803A1
公开(公告)日：2015-08-06
申请号：PCT/JP2014/052287
申请日：2014-01-31
申请人：ルネサスエレクトロニクス株式会社
发明人：沼部　英雄 , 白井　伸幸 , 加藤　浩一 , 宇野　友彰 , 梅津　和之
IPC分类号： H01L29/78
CPC分类号： H01L29/7813 , H01L23/535 , H01L29/0696 , H01L29/0865 , H01L29/0882 , H01L29/1033 , H01L29/407 , H01L29/41741 , H01L29/4236 , H01L2224/05554 , H01L2224/0603 , H01L2224/371 , H01L2224/37124 , H01L2224/37147 , H01L2224/40245 , H01L2224/45144 , H01L2224/48137 , H01L2224/48247 , H01L2224/49171 , H01L2924/181 , H01L2924/00012 , H01L2924/00
摘要：　半導体基板ＳＵＢに形成された溝ＴＲ１内の下部に制御電極ＧＥ１が形成され、溝ＴＲ１内の上部にゲート電極ＧＥ２が形成されている。溝ＴＲ１の側壁および底面と制御電極ＧＥ１との間には絶縁膜Ｇ１が形成され、溝ＴＲ１の側壁とゲート電極ＧＥ２との間には絶縁膜Ｇ２が形成され、制御電極ＧＥ１とゲート電極ＧＥ２との間には絶縁膜Ｇ３が形成されている。溝ＴＲ１に隣接する領域には、ソース用のｎ＋型半導体領域ＮＲとチャネル形成用のｐ型半導体領域ＰＲとドレイン用の半導体領域とがある。制御電極ＧＥ１に接続された配線は、ゲート電極ＧＥ２に接続された配線と繋がっておらず、かつ、ソース用のｎ＋型半導体領域ＮＲに接続された配線と繋がっていない。
摘要翻译：控制电极（GE1）形成在形成在半导体衬底（SUB）中的沟槽（TR1）中的下部，并且在沟槽（TR1）的上部形成栅电极（GE2）。绝缘膜（G1）形成在沟槽（TR1）的侧壁和控制电极（GE1）之间并且在沟槽的底表面和控制电极之间，绝缘膜（G2）形成在沟槽（TR1）和栅电极（GE2），以及在控制电极（GE1）和栅电极（GE2）之间形成绝缘膜（G3）。在与沟槽（TR1）相邻的区域中，存在用于源极的n +型半导体区域（NR），用于形成沟道的p型半导体区域（PR）和用于漏极的半导体区域。连接到控制电极（GE1）的接线不连接到与栅电极（GE2）连接的布线，并且不连接到连接到源的n +型半导体区域（NR）的布线。

6. 发明申请

WO2015015926A1 炭化珪素半導体装置およびその製造方法审中-公开
标题翻译：硅碳化硅半导体器件及其制造方法
公开(公告)号：WO2015015926A1
公开(公告)日：2015-02-05
申请号：PCT/JP2014/065775
申请日：2014-06-13
申请人：住友電気工業株式会社
发明人：増田　健良 , 堀井　拓 , 久保田　良輔
IPC分类号： H01L29/78 , H01L21/336 , H01L29/12
CPC分类号： H01L29/1608 , H01L21/02529 , H01L21/0465 , H01L29/086 , H01L29/0865 , H01L29/0869 , H01L29/0878 , H01L29/0886 , H01L29/1095 , H01L29/66068 , H01L29/66333 , H01L29/66712 , H01L29/7395 , H01L29/7802
摘要：　炭化珪素半導体装置は、炭化珪素層（１０）と、ゲート絶縁層（１５）とを備える。炭化珪素層（１０）は、主面（１０ａ）を有する。ゲート絶縁層（１５）は、炭化珪素層（１０）の主面（１０ａ）に接して配置されている。炭化珪素層（１０）は、第１導電型を有するドリフト領域（１７）と、第１導電型とは異なる第２導電型を有しかつドリフト領域（１７）に接するボディ領域（１３）と、第１導電型を有し、ボディ領域（１３）によってドリフト領域（１７）と隔てられて配置されたソース領域（１４）と、ソース領域（１４）およびドリフト領域（１７）の少なくとも一方側からボディ領域（１３）に突出するように配置され、ゲート絶縁層（１５）と接し、かつ第１導電型を有する突出領域（２）とを含む。これにより、特性オン抵抗の上昇を抑制しつつ閾値電圧を向上可能な炭化珪素半導体装置およびその製造方法を提供する。
摘要翻译：该碳化硅半导体器件具有碳化硅层（10）和栅极绝缘层（15）。碳化硅层（10）具有主表面（10a）。栅极绝缘层（15）布置成与碳化硅层（10）的主表面（10a）接触。碳化硅层（10）包含具有第一导电类型的漂移区（17），接触所述漂移区（17）并且具有不同于第一导电类型的第二导电类型的体区（13）具有第一导电类型并且被布置成通过主体区域（13）与漂移区域（17）分离的源极区域（14）和与栅极绝缘层（15）接触的突出区域（2））具有第一导电类型，并且布置成从源极区域（14）和/或漂移区域（17）突出到体区域（13）中。因此，提供了一种能够使特性导通电阻的增加最小化的同时提高所述碳化硅半导体器件的阈值电压的碳化硅半导体器件及其制造方法。

7. 发明申请

WO2010144375A2 3D CHANNEL ARCHITECTURE FOR SEMICONDUCTOR DEVICES 审中-公开
标题翻译：用于半导体器件的3D通道架构
公开(公告)号：WO2010144375A2
公开(公告)日：2010-12-16
申请号：PCT/US2010/037656
申请日：2010-06-07
申请人： FAIRCHILD SEMICONDUCTOR CORPORATION , KIM, Suku , CALAFUT, Dan , HO, Ihsiu , KINZER, Dan , SAPP, Steven , CHALLA, Ashok , JO, Seokjin , LARSEN, Mark
发明人： KIM, Suku , CALAFUT, Dan , HO, Ihsiu , KINZER, Dan , SAPP, Steven , CHALLA, Ashok , JO, Seokjin , LARSEN, Mark
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7813 , H01L29/0865 , H01L29/407 , H01L29/4236 , H01L29/4933
摘要： Semiconductor devices and methods for making such devices that contain a 3D channel architecture are described. The 3D channel architecture is formed using a dual trench structure containing with a plurality of lower trenches extending in an x and y directional channels and separated by a mesa and an upper trench extending in a y direction and located in an upper portion of the substrate proximate a source region. Thus, smaller pillar trenches are formed within the main line-shaped trench. Such an architecture generates additional channel regions which are aligned substantially perpendicular to the conventional line-shaped channels. The channel regions, both conventional and perpendicular, are electrically connected by their corner and top regions to produce higher current flow in all three dimensions. With such a configuration, higher channel density, a stronger inversion layer, and a more uniform threshold distribution can be obtained for the semiconductor device. Other embodiments are described.
摘要翻译：描述了用于制造包含3D通道架构的这种设备的半导体器件和方法。 3D通道架构使用双沟槽结构形成，该双沟槽结构包含多个下沟槽，该多个下沟槽在x和y定向沟槽中延伸并且被台面和上部沟槽隔开，该沟槽沿ay方向延伸并且位于基板的上部附近源区。因此，在主线状沟槽内形成较小的支柱沟槽。这种架构产生基本垂直于常规线形通道排列的附加通道区域。常规和垂直的通道区域通过其角部和顶部区域电连接以在所有三维空间中产生更高的电流。通过这样的结构，半导体器件可以获得更高的沟道密度，更强的反转层和更均匀的阈值分布。描述其他实施例。

8. 发明申请

WO2004070791A3 BI-DIRECTIONAL POWER SWITCH 审中-公开
标题翻译：双向电力开关
公开(公告)号：WO2004070791A3
公开(公告)日：2005-09-22
申请号：PCT/US2004003051
申请日：2004-02-04
申请人： GREAT WALL SEMICONDUCTOR
发明人： SHEN ZHENG , OKADA DAVID NOBORU
IPC分类号： H01L27/07 , H01L27/088 , H01L29/08 , H01L29/417 , H01L29/423 , H01L29/78 , H01L29/76
CPC分类号： H01L29/7816 , H01L27/0705 , H01L27/088 , H01L29/0692 , H01L29/0696 , H01L29/0847 , H01L29/0856 , H01L29/086 , H01L29/0865 , H01L29/0878 , H01L29/1045 , H01L29/41758 , H01L29/4232 , H01L29/4238 , H01L29/7813 , H01L29/7831 , H01L29/7833 , H01L29/7835 , H01L2224/13 , H01L2924/00014 , H01L2924/13091 , H01L2924/00 , H01L2224/0401
摘要： A semiconductor device that is comprised to two or more MOSFETs to form a bi-directional power switch. One embodiment of the bi-directional switch is comprised of (a) a semiconductor substrate having an upper surface and a lower surface; (b) a first region of a first conductivity type in said semiconductor substrate and proximate to said upper surface; (c) a first source region and a second source region of a second conductivity type within said first region; (d) a drain region of a second conductivity type formed within said first region and proximate to said upper surface and between said first and second source regions; (e) a first source overlaying and connecting said first source region; (f) a second source overlaying and connecting said second source region; (g) a first gate above said upper surface and placed between said first source and said second source wherein said first gate overlays a portion of said first source region and said drain region; (h) a second gate above said upper surface and placed between said second source and said first gate wherein said second gate overlays a portion of said second source region and said drain region.
摘要翻译：一种半导体器件，包括两个或多个MOSFET以形成双向电源开关。双向开关的一个实施例包括（a）具有上表面和下表面的半导体衬底; （b）在所述半导体衬底中并且靠近所述上表面的第一导电类型的第一区域; （c）在所述第一区域内的第二导电类型的第一源极区域和第二源极区域; （d）第二导电类型的漏极区，形成在所述第一区域内并且靠近所述上表面并且在所述第一和第二源极区之间; （e）覆盖并连接所述第一源区的第一源; （f）覆盖并连接所述第二源区的第二源; （g）位于所述上表面之上并位于所述第一源和所述第二源之间的第一栅极，其中所述第一栅极覆盖所述第一源极区域和所述漏极区域的一部分; （h）在所述上表面上方的第二栅极，并且放置在所述第二源极和所述第一栅极之间，其中所述第二栅极覆盖所述第二源极区域和所述漏极区域的一部分。

9. 发明申请

WO01065607A3 TRENCH GATE DMOS FIELD-EFFECT TRANSISTOR 审中-公开
标题翻译： TRENCH门DMOS场效应晶体管
公开(公告)号：WO01065607A3
公开(公告)日：2002-05-30
申请号：PCT/US2001/004796
申请日：2001-02-15
IPC分类号： H01L29/10 , H01L29/739 , H01L29/78 , H01L29/08
CPC分类号： H01L29/7813 , H01L29/0626 , H01L29/0865 , H01L29/1095 , H01L29/7811
摘要： A trench DMOS transistor structure (200) is provided that includes at least three individual trench DMOS transistor cells (21) formed on a substrate (220) of a first conductivity type. The plurality of individual DMOS transistor cells is dividable into peripheral transistor cells (211, 212, 213) and interior transistor cells (214, 215, 216). Each of the individual transistor cells includes a body region (214) located on the substrate, which has a second conductivity type. At least one trench (202, 204) extends through the body region and the substrate. An insulating layer (230) lines the trench. A conductive electrode is located in the trench, which overlies the insulating layer. Interior transistor cells, but not the peripheral transistor cells, each further include a source region (240) of the first conductivity type in the body region adjacent to the trench.
摘要翻译：提供了沟槽DMOS晶体管结构（200），其包括形成在第一导电类型的衬底（220）上的至少三个单独的沟槽DMOS晶体管单元（21）。多个独立的DMOS晶体管单元可分为外围晶体管单元（211,212,213）和内部晶体管单元（214,215,216）。每个单独的晶体管单元包括位于衬底上的具有第二导电类型的体区（214）。至少一个沟槽（202,204）延伸穿过身体区域和衬底。绝缘层（230）对沟槽进行排列。导电电极位于沟槽中，覆盖绝缘层。内部晶体管单元，但不是外围晶体管单元，每个还包括与沟槽相邻的体区中的第一导电类型的源极区域（240）。

10. 发明申请

WO01082359A2 TRENCH SEMICONDUCTOR DEVICE MANUFACTURE 审中-公开
公开(公告)号：WO01082359A2
公开(公告)日：2001-11-01
申请号：PCT/EP2001/004187
申请日：2001-04-12
IPC分类号： H01L21/331 , H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/06 , H01L29/41 , H01L29/417 , H01L29/423 , H01L29/732 , H01L29/78 , H01L29/788 , H01L29/792 , H01L21/28 , H01L29/08
CPC分类号： H01L29/7813 , H01L29/0649 , H01L29/0653 , H01L29/0865 , H01L29/41708 , H01L29/41741 , H01L29/4175 , H01L29/42368 , H01L29/781
摘要： In the manufacture of semiconductor devices that have an electrode (11) or a connection region (41) in an insulated trench (20), for example a trench-gate MOSFET on a bipolar transistor, process steps are performed to line the trench walls with a lower insulating layer (21) in a lower part of the trench and with a thicker upper insulating layer (22) in an upper part of the trench. The steps include: (a) etching the trench (20); (b) providing the lower insulating layer (21) on the trench walls; (c) depositing on the lower insulating layer (21) a further layer (51) of a different material; (d) depositing on the further layer (51) a filler material (52) that is of a different material from the further layer (51); (e) etching away the further layer (51) from the upper part of the trench walls while using the filler material (52) as an etchant mask, so as to form a space (50) adjacent to the upper part of the trench walls while leaving the further layer (51) in the lower part of the trench; and (f) providing the thicker upper insulating layer (22) in the space (50) adjacent to the upper part of the trench walls.
摘要翻译：在制造在绝缘沟槽（20）中具有电极（11）或连接区域（41）的半导体器件（例如双极型晶体管上的沟槽栅极MOSFET）中，执行工艺步骤以使沟槽壁与在沟槽的下部具有下绝缘层（21），并且在沟槽的上部具有较厚的上绝缘层（22）。步骤包括：（a）蚀刻沟槽（20）; （b）在沟槽壁上设置下绝缘层（21）; （c）在下绝缘层（21）上沉积不同材料的另一层（51）; （d）在所述另一层（51）上沉积与所述另一层（51）不同的材料的填充材料（52）; （e）在使用填充材料（52）作为蚀刻剂掩模的同时从沟槽壁的上部蚀刻掉另外的层（51），以形成邻近沟槽壁上部的空间（50）同时将另一层（51）留在沟槽的下部; 和（f）在与沟槽壁的上部相邻的空间（50）中设置较厚的上绝缘层（22）。

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