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1. 发明申请

WO2015134398A1 METHOD OF ENHANCING HIGH-k FILM NUCLEATION RATE AND ELECTRICAL MOBILITY IN A SEMICONDUCTOR DEVICE BY MICROWAVE PLASMA TREATMENT 审中-公开
标题翻译：通过微波等离子体处理在半导体器件中增强高k膜的核化率和电气移动性的方法
公开(公告)号：WO2015134398A1
公开(公告)日：2015-09-11
申请号：PCT/US2015/018333
申请日：2015-03-02
申请人： TOKYO ELECTRON LIMITED , TOKYO ELECTRON U.S. HOLDINGS, INC.
发明人： TAPILY, Kandabara N. , CLARK, Robert D.
IPC分类号： H01L21/205
CPC分类号： H01L21/02315 , C23C16/0272 , C23C16/405 , C23C16/45525 , H01J37/32192 , H01J37/32357 , H01J37/32449 , H01L21/02178 , H01L21/02181 , H01L21/02236 , H01L21/02238 , H01L21/02252 , H01L21/0228 , H01L21/02304 , H01L21/28167 , H01L21/28185 , H01L21/28194 , H01L21/28211 , H01L29/513 , H01L29/517 , H01L29/518
摘要： A method for forming a semiconductor device is provided in several embodiments. According to one embodiment, the method includes providing a substrate in a process chamber, flowing a process gas consisting of hydrogen (H2) and optionally a noble gas into the process chamber, forming plasma excited species from the process gas by a microwave plasma source. The method further includes exposing an interface layer on the substrate to the plasma excited species to form a modified interface layer, and depositing a high dielectric constant (high-k) film by atomic layer deposition (ALD) on the modified interface layer. In some embodiments, the modified interface layer has higher electrical mobility than the interface layer, and the high-k film nucleates at a higher rate on the modified interface layer rate than on the interface layer.
摘要翻译：在几个实施例中提供了形成半导体器件的方法。根据一个实施例，该方法包括在处理室中提供衬底，将由氢（H2）和任选的惰性气体组成的工艺气体流入处理室，通过微波等离子体源从处理气体形成等离子体激发物质。该方法还包括将衬底上的界面层暴露于等离子体激发的物质以形成修饰的界面层，以及通过原子层沉积（ALD）在修饰的界面层上沉积高介电常数（高k）的膜。在一些实施方案中，修饰的界面层具有比界面层更高的电迁移率，并且高k膜在修饰的界面层速率上比在界面层上以更高的速率成核。

2. 发明申请

WO2013166927A1 一种自适应复合机制隧穿场效应晶体管及其制备方法审中-公开
公开(公告)号：WO2013166927A1
公开(公告)日：2013-11-14
申请号：PCT/CN2013/074876
申请日：2013-04-27
申请人：北京大学
发明人：黄如 , 黄芊芊 , 詹瞻 , 邱颖鑫 , 王阳元
IPC分类号： H01L29/78 , H01L29/08 , H01L21/336
CPC分类号： H01L29/66977 , H01L21/26513 , H01L21/266 , H01L21/28194 , H01L21/28202 , H01L21/28211 , H01L21/324 , H01L21/823807 , H01L21/823814 , H01L29/0649 , H01L29/0847 , H01L29/66325 , H01L29/7391
摘要：一种隧穿场效应晶体管及其制备方法，属于CMOS超大集成电路（ULSI）中的场效应晶体管逻辑器件与电路领域。该隧穿场效应晶体管是：对于N型晶体管，掺杂源区在N - 掺杂的基础上，在靠近控制栅（3）边缘的一侧又注入P + ，使得该注入部分原有的N - 掺杂完全被补偿为P + ；对于P型晶体管，掺杂源区在P - 掺杂的基础上，在靠近控制栅（3）边缘的一侧又注入N + ，使得该注入部分原有的P - 掺杂完全被步长为N + 。所述隧穿场效应晶体管的器件结构采用源区两次不同浓度的掺杂注入，有效地结合了MOSFET导通电流大的特征，提高了器件的开态电流，且自适应地实现了该器件MOSFET和TFET部分的阈值调节。

3. 发明申请

WO2008100705A3 INTEGRATED HYDROGEN ANNEAL AND GATE OXIDATION FOR IMPROVED GATE OXIDE INTEGRITY 审中-公开
标题翻译：综合氢化天然气和乙炔氧化提高氧化铝的完整性
公开(公告)号：WO2008100705A3
公开(公告)日：2008-10-16
申请号：PCT/US2008052420
申请日：2008-01-30
申请人： FAIRCHILD SEMICONDUCTOR , WOOSLEY DEBRA SUSAN , SHARP JOELLE , OLSEN TONY LANE , MADSON GORDON K
发明人： WOOSLEY DEBRA SUSAN , SHARP JOELLE , OLSEN TONY LANE , MADSON GORDON K
IPC分类号： H01L21/335 , H01L21/8242
CPC分类号： H01L21/28211 , H01L21/324 , H01L29/407 , H01L29/4236 , H01L29/42376 , H01L29/66734 , H01L29/7813
摘要： A method of forming a trench gate field effect transistor includes the following processing steps. Trenches are formed in a semiconductor substrate. The semiconductor substrate is annealed in an ambient including hydrogen gas. A dielectric layer lining at least the sidewalls of the trenches is formed. During the time between annealing and forming the dielectric layer, the semiconductor substrate is maintained in an inert environment to prevent formation of native oxide along sidewalls of the trenches prior to forming the dielectric layer.
摘要翻译：形成沟槽栅场效应晶体管的方法包括以下处理步骤。沟槽形成在半导体衬底中。半导体衬底在包括氢气的环境中退火。至少形成了沟槽侧壁的电介质层。在退火和形成电介质层之间的时间期间，半导体衬底保持在惰性环境中，以防止在形成电介质层之前沿着沟槽的侧壁形成自然氧化物。

4. 发明申请

WO2007010921A1 酸化膜の形成方法並びにその酸化膜を備えた半導体装置及びその製造方法审中-公开
标题翻译：氧化膜形成方法，包含氧化膜的半导体器件以及用于制造半导体器件的工艺
公开(公告)号：WO2007010921A1
公开(公告)日：2007-01-25
申请号：PCT/JP2006/314232
申请日：2006-07-19
申请人：国立大学法人大阪大学 , 小林光
发明人：小林光
IPC分类号： H01L21/316 , H01L21/336 , H01L21/822 , H01L27/04 , H01L29/12 , H01L29/78 , H01L29/786
CPC分类号： H01L21/3105 , C23C16/402 , C23C16/56 , H01L21/02164 , H01L21/02337 , H01L21/02343 , H01L21/28185 , H01L21/28211 , H01L21/31612 , H01L21/31675 , H01L21/823462 , H01L29/66757
摘要：　【課題】　半導体基板表面の堆積酸化膜を、高品質、高性能に改質する方法を提供する。　【解決手段】　被処理用シリコン基板１に二酸化シリコン膜２を形成して、その被処理用シリコン基板１および該二酸化シリコン膜２を処理槽３内の共沸硝酸（沸点１２０．７°C、濃度６８質量％）４などに約１時間浸漬、あるいは酸化性の蒸気への曝露処理をする。これにより、該被処理用シリコン基板１の表面に、通常の高温熱酸化法で形成した二酸化シリコン膜の特性と遜色のない二酸化シリコン膜が容易に形成できる。
摘要翻译： [问题]提供一种将半导体衬底的表面上的沉积氧化物膜改性为高质量和高性能的方法。解决问题的手段在待处理的硅基板（1）上形成二氧化硅膜（2）。将硅衬底（1）和二氧化硅膜（2）例如在处理槽（3）内浸入共沸硝酸（沸点120.7℃，浓度为68质量％）（4）中约1小时或暴露于氧化蒸气，由此可以容易地在硅衬底（1）的表面上形成具有与常规高温热氧化形成的二氧化硅膜的性能相当的性质的二氧化硅膜。

5. 发明申请

WO2006026350A3 LOW TEMPERATURE SILICON COMPOUND DEPOSITION 审中-公开
标题翻译：低温硅化合物沉积
公开(公告)号：WO2006026350A3
公开(公告)日：2006-10-12
申请号：PCT/US2005030243
申请日：2005-08-25
申请人： ASM INT , HAVERKORT RUBEN , WAN YUET MEI , DE BLANK MARINUS J , BEULENS JACOBUS JOHANNES , TODD MICHAEL A , WEEKS KEITH D , WERKHOVEN CHRISTIAN J , POMAREDE CHRISTOPHE F
发明人： HAVERKORT RUBEN , WAN YUET MEI , DE BLANK MARINUS J , BEULENS JACOBUS JOHANNES , TODD MICHAEL A , WEEKS KEITH D , WERKHOVEN CHRISTIAN J , POMAREDE CHRISTOPHE F
IPC分类号： H01L21/318
CPC分类号： H01L21/28194 , C23C16/345 , C23C16/452 , C23C16/45523 , C23C16/45578 , C23C16/515 , H01L21/02381 , H01L21/02422 , H01L21/02532 , H01L21/0262 , H01L21/28202 , H01L21/28211 , H01L21/3141 , H01L21/3144 , H01L21/3145 , H01L21/3148 , H01L21/3185 , H01L29/518
摘要： Sequential processes are conducted in a batch reaction chamber to form ultra high quality silicon-containing compound layers, e.g., silicon nitride layers, at low temperatures. Under reaction rate limited conditions, a silicon layer is deposited (690) on a substrate using trisilane as the silicon precursor. Trisilane flow is interrupted (692). A silicon nitride layer is then formed (694) by nitriding the silicon layer with nitrogen radicals, such as by pulsing the plasma power (remote or in situ) on after a trisilane step. The nitrogen radical supply is stopped (696). Optionally non-activated ammonia is also supplied, continuously or intermittently. If desired, the process is repeated for greater thickness, purging the reactor after each trisilane and silicon compounding step to avoid gas phase reactions, with each cycle producing about 5-7 angstroms of silicon nitride.
摘要翻译：在间歇反应室中进行连续工艺以在低温下形成超高质量的含硅化合物层，例如氮化硅层。在反应速率限制条件下，使用丙硅烷作为硅前体，在衬底上沉积硅层（690）。三氯硅烷流动中断（692）。然后通过用氮自由基氮化硅层（694）形成氮化硅层（694），例如在丙硅烷步骤之后脉冲等离子体功率（远程或原位）。氮源供应停止（696）。任选地，还可以连续或间歇地提供非活化氨。如果需要，重复该过程以获得更大的厚度，在每个丙硅烷和硅化合步骤之后清洗反应器以避免气相反应，每个循环产生约5-7埃的氮化硅。

6. 发明申请

WO2005109516A1 SPLIT-CHANNEL ANTIFUSE ARRAY ARCHITECTURE 审中-公开
标题翻译：分裂通道抗体阵列架构
公开(公告)号：WO2005109516A1
公开(公告)日：2005-11-17
申请号：PCT/CA2005/000701
申请日：2005-05-06
申请人： SIDENSE CORP. , KURJANOWICZ, Wlodek
发明人： KURJANOWICZ, Wlodek
IPC分类号： H01L29/66
CPC分类号： H01L21/28211 , G11C17/16 , G11C17/18 , H01L23/5252 , H01L27/10 , H01L27/101 , H01L27/112 , H01L27/11206 , H01L29/42368 , H01L29/4238 , H01L29/42384 , H01L29/7833 , H01L2924/0002 , H01L2924/00
摘要： Generally, the present invention provides a variable thickness gate oxide anti-fuse transistor device that can be employed in a non-volatile, one-time-programmable (OTP) memory array application. The anti-fuse transistor can be fabricated with standard CMOS technology, and is configured as a standard transistor element having a source diffusion, gate oxide, polysilicon gate and optional drain diffusion. The variable gate oxide underneath the polysilicon gate consists of a thick gate oxide region and a thin gate oxide region, where the thin gate oxide region acts as a localized breakdown voltage zone. A conductive channel between the polysilicon gate and the channel region can be formed in the localized breakdown voltage zone during a programming operation. In a memory array application, a wordline read current applied to the polysilicon gate can be sensed through a bitline connected to the source diffusion, via the channel of the anti-fuse transistor. More specifically, the present invention provides an effective method for utilizing split channel MOS structures as an anti-fuse cell suitable for OTP memories.
摘要翻译：通常，本发明提供了一种可变厚度的栅氧化物反熔丝晶体管器件，其可以用在非易失性的一次可编程（OTP）存储器阵列应用中。反熔丝晶体管可以用标准CMOS技术制造，并且被配置为具有源极扩散，栅极氧化物，多晶硅栅极和任选的漏极扩散的标准晶体管元件。多晶硅栅极下方的可变栅极氧化物由厚栅极氧化物区域和薄栅极氧化物区域组成，其中薄栅极氧化物区域用作局部击穿电压区域。在编程操作期间，可以在局部击穿电压区域中形成多晶硅栅极和沟道区域之间的导电沟道。在存储器阵列应用中，可以经由反熔丝晶体管的沟道通过连接到源极扩散的位线来感测施加到多晶硅栅极的字线读取电流。更具体地，本发明提供了一种利用分裂沟道MOS结构作为适用于OTP存储器的反熔丝单元的有效方法。

7. 发明申请

WO2005031833A1 OXIDE-NITRIDE STACK GATE DIELECTRIC 审中-公开
标题翻译：氧化物 - 氮化物堆积电介质
公开(公告)号：WO2005031833A1
公开(公告)日：2005-04-07
申请号：PCT/US2004/031541
申请日：2004-09-24
申请人： CYPRESS SEMICONDUCTOR CORPORATION , RAMKUMAR, Krishnaswamy , NARAYANAN, Sundar
发明人： RAMKUMAR, Krishnaswamy , NARAYANAN, Sundar
IPC分类号： H01L21/28
CPC分类号： H01L21/28185 , H01L21/28061 , H01L21/28202 , H01L21/28211 , H01L21/28247 , H01L21/3143 , H01L21/324 , H01L29/513 , H01L29/518 , H04L25/03159 , H04L2025/03414 , H04L2025/03496 , H04L2025/03522
摘要： A method of making a semiconductor structure comprises forming an oxide layer on a substrate; forming a silicon nitride layer on the oxide layer; annealing the layers in NO; and annealing the layers in ammonia. The equivalent oxide thickness of the oxide layer and the silicon nitride layer together is at most 25 Angstroms.
摘要翻译：制造半导体结构的方法包括在衬底上形成氧化物层; 在氧化物层上形成氮化硅层; 在NO中退火层; 并在氨中退火层。氧化物层和氮化硅层的等效氧化物厚度在一起为至多25埃。

8. 发明申请

WO2004107431A1 絶縁膜の改質方法审中-公开
标题翻译：修改绝缘膜的方法
公开(公告)号：WO2004107431A1
公开(公告)日：2004-12-09
申请号：PCT/JP2004/007841
申请日：2004-05-28
申请人：東京エレクトロン株式会社 , 菅原卓也 , 多田吉秀 , 中村源志 , 尾﨑成則 , 中西敏雄 , 佐々木勝 , 松山征嗣 , 長谷部一秀 , 中島滋 , 藤原友紀
发明人：菅原卓也 , 多田吉秀 , 中村源志 , 尾﨑成則 , 中西敏雄 , 佐々木勝 , 松山征嗣 , 長谷部一秀 , 中島滋 , 藤原友紀
IPC分类号： H01L21/316
CPC分类号： H01L21/02112 , H01L21/0234 , H01L21/28176 , H01L21/28185 , H01L21/28194 , H01L21/28202 , H01L21/28211 , H01L21/3144 , H01L21/31658 , H01L29/518 , H01L29/78
摘要： Disclosed is a method for overcoming deterioration in characteristics of insulating films due to carbon, a suboxide, a dangling bond or the like contained in a gate insulating film of a MOSFET or an interelectrode insulating film of a capacitor in a memory device, thereby improving the characteristics of the insulating film. An insulating film is subjected to a modification treatment wherein a plasma treatment using a plasma produced from a process gas containing a noble gas and a thermal annealing treatment are combined.
摘要翻译：公开了一种克服由于存储器件中的MOSFET或电容器的栅极绝缘膜中包含的碳，低氧化物，悬空键等引起的绝缘膜的特性劣化的方法，从而改善了绝缘膜的特性。对绝缘膜进行改性处理，其中使用由含有惰性气体和热退火处理的工艺气体产生的等离子体处理组合。

9. 发明申请

WO2004105116A1 ＰチャネルパワーＭＩＳ電界効果トランジスタおよびスイッチング回路审中-公开
标题翻译： P沟道功率场效应晶体管和开关电路
公开(公告)号：WO2004105116A1
公开(公告)日：2004-12-02
申请号：PCT/JP2004/007075
申请日：2004-05-24
申请人：矢崎総業株式会社 , 大見忠弘 , 寺本章伸 , 赤堀浩史 , 二井啓一 , 渡邉高訓
发明人：大見忠弘 , 寺本章伸 , 赤堀浩史 , 二井啓一 , 渡邉高訓
IPC分类号： H01L21/336
CPC分类号： H01L29/7813 , H01L21/28194 , H01L21/28202 , H01L21/28211 , H01L29/045 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/66734
摘要：　実質的に（１１０）面を有するシリコン表面に形成されたＰチャネルパワーＭＩＳ電界効果トランジスタにおいて、ゲート、ソース間耐電圧を１０Ｖ以上とし、かつシリコン表面を平坦化するか、Ｋｒ、ＡｒまたはＸｅを含むゲート絶縁膜を用いる。
摘要翻译：形成在基本上具有（110）面的硅表面上的P沟道功率MIS场效应晶体管，其中使用提供至少10V的栅极 - 源极耐受电压并且平坦化硅表面的栅极绝缘膜含有Kr，Ar或Xe。

10. 发明申请

WO2004061975A1 TRENCH MIS DEVICE HAVING IMPLANTED DRAIN-DRIFT REGION AND THICK BOTTOM OXIDE AND PROCESS FOR MANUFACTURING THE SAME 审中-公开
标题翻译：具有嵌入式排水区域和厚底层氧化物的TRENCH MIS装置及其制造方法
公开(公告)号：WO2004061975A1
公开(公告)日：2004-07-22
申请号：PCT/US2003/039807
申请日：2003-12-15
申请人： SILICONIX INCORPORATED
发明人： DARWISH, Mohamed, N. , TERRILL, Kyle, W. , QI, Jainhai
IPC分类号： H01L29/78
CPC分类号： H01L29/7813 , H01L21/2253 , H01L21/28185 , H01L21/28194 , H01L21/28211 , H01L21/823487 , H01L29/0634 , H01L29/0847 , H01L29/086 , H01L29/0878 , H01L29/1095 , H01L29/42368
摘要： A trench MIS device is formed in a P-epitaxial layer that overlies an N-epitaxial layer and an N+ substrate. In one embodiment, the device includes a thick oxide layer at the bottom of the trench and an N-type drain-drift region that extends from the bottom of the trench to the N-epitaxial layer. The thick insulating layer reduces the capacitance between the gate and the drain and therefore improves the ability of the device to operate at high frequencies. Preferably, the drain-drift region is formed by fabricating spacers on the sidewalls of the trench and implanting an N-type dopant between the sidewall spacers and through the bottom of the trench. The thick bottom oxide layer is formed on the bottom of the trench while the sidewall spacers are still in place. The drain-drift region can be doped more heavily than the conventional "drift region" that is formed in an N-epitaxial layer. Thus, the device has a low on-resistance. The N-epitaxial layer increases the breakdown voltage of the MIS device.
摘要翻译：沟槽MIS器件形成在覆盖在N外延层和N +衬底上的P外延层中。在一个实施例中，器件包括在沟槽底部的厚氧化物层和从沟槽的底部延伸到N外延层的N型漏 - 漂移区。厚的绝缘层减小了栅极和漏极之间的电容，从而提高了器件在高频下工作的能力。优选地，漏极漂移区域通过在沟槽的侧壁上制造间隔物并且在侧壁间隔物之间并通过沟槽的底部注入N型掺杂剂而形成。厚的底部氧化物层形成在沟槽的底部，同时侧壁间隔物仍然在位。漏极漂移区可以比在N外延层中形成的常规“漂移区”更重的掺杂。因此，器件具有低导通电阻。 N外延层增加了MIS器件的击穿电压。

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