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1. 发明申请

WO2018067168A1 HYBRID MEMORY DEVICES 审中-公开
标题翻译：混合存储设备
公开(公告)号：WO2018067168A1
公开(公告)日：2018-04-12
申请号：PCT/US2016/055911
申请日：2016-10-07
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： GE, Ning , SIMSKE, Steven J. , GEORGE, David
IPC分类号： G11C14/00
CPC分类号： G11C14/0045 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C2213/31 , G11C2213/32 , G11C2213/34 , G11C2213/79 , H01L27/10805 , H01L27/1085 , H01L27/2436 , H01L45/146 , H01L45/147 , H01L45/1608
摘要： In some examples, a hybrid memory device includes multiple memory cells, where a given memory cell of the multiple memory cells includes a volatile memory element having a plurality of layers including electrically conductive layers and a dielectric layer between the electrically conductive layers, and a non-volatile resistive memory element to store different data states represented by respective different resistances of the non-volatile resistive memory element, the non-volatile resistive memory element having a plurality of layers including electrically conductive layers and a resistive switching layer between the electrically conductive layers of the non-volatile resistive memory element.
摘要翻译：在一些示例中，混合存储器件包括多个存储器单元，其中多个存储器单元中的给定存储器单元包括具有多个层的易失性存储器元件，所述多个层包括导电层和介电层所述导电层和非易失性电阻式存储器元件以存储由所述非易失性电阻式存储器元件的相应不同电阻表示的不同数据状态，所述非易失性电阻存储器元件具有包括导电层的多个层和非易失性电阻存储元件的导电层之间的电阻切换层。

2. 发明申请

WO2014150381A1 NONVOLATILE RESISTIVE MEMORY ELEMENT WITH AN OXYGEN-GETTERING LAYER 审中-公开
标题翻译：具有氧吸收层的非挥发性电阻记忆元件
公开(公告)号：WO2014150381A1
公开(公告)日：2014-09-25
申请号：PCT/US2014/023100
申请日：2014-03-11
申请人： INTERMOLECULAR, INC
发明人： CHIANG, Tony , PRAMANIK, Dipankar , WELING, Milind
IPC分类号： H01L47/00
CPC分类号： H01L45/1253 , G11C13/0002 , G11C13/0007 , G11C2213/15 , G11C2213/33 , G11C2213/34 , G11C2213/52 , H01L27/2409 , H01L27/2463 , H01L45/08 , H01L45/12 , H01L45/1233 , H01L45/14 , H01L45/145 , H01L45/146
摘要： A nonvolatile resistive memory element includes an oxygen-gettering layer. The oxygen-gettering layer is formed as part of an electrode stack, and is more thermodynamically favorable in gettering oxygen than other layers of the electrode stack. The Gibbs free energy of formation (ΔfG ̊) of an oxide of the oxygen-gettering layer is less (i.e., more negative) than the Gibbs free energy of formation of an oxide of the adjacent layers of the electrode stack. The oxygen-gettering layer reacts with oxygen present in the adjacent layers of the electrode stack, thereby preventing this oxygen from diffusing into nearby silicon layers to undesirably increase an SiO 2 interfacial layer thickness in the memory element and may alternately be selected to decrease such thickness during subsequent processing.
摘要翻译：非易失性电阻性存储元件包括吸氧层。吸氧层形成为电极堆叠的一部分，并且在吸电氧中比电极堆叠的其它层更热力学上更有利。氧吸收层的氧化物的吉布斯自由能（＆Dgr; fG̊）比形成电极堆叠的相邻层的氧化物的吉布斯自由能更少（即更负）。吸氧层与存在于电极堆叠的相邻层中的氧气反应，从而防止这种氧扩散到附近的硅层中，从而不期望地增加存储元件中的SiO 2界面层厚度，并且可以选择以减少这种厚度后续处理。

3. 发明申请

WO2014100749A3 A MULTI-LEVEL MEMORY ARRAY HAVING RESISTIVE ELEMENTS FOR MULTI-BIT DATA STORAGE 审中-公开
标题翻译：具有用于多位数据存储的有效元件的多级存储器阵列
公开(公告)号：WO2014100749A3
公开(公告)日：2014-08-14
申请号：PCT/US2013077276
申请日：2013-12-20
申请人： TOSHIBA KK , SANDISK 3D LLC , INTERMOLECULAR INC
发明人： PRAMANIK DIPANKAR , LAZOVSKY DAVID , MINVIELLE TIM , YAMAGUCHI TAKESHI
IPC分类号： H01L47/00 , G11C11/00
CPC分类号： G11C11/56 , G11C7/1006 , G11C7/1051 , G11C7/1078 , G11C7/12 , G11C7/22 , G11C11/5685 , G11C13/0007 , G11C13/004 , G11C13/0069 , G11C2213/32 , G11C2213/33 , G11C2213/34 , G11C2213/72 , H01L27/2409 , H01L27/2436 , H01L27/2481 , H01L45/145 , H01L45/1608
摘要： A resistor array for multi-bit data storage without the need to increase the size of a memory chip or scale down the feature size of a memory cell contained within the memory chip is provided. The resistor array incorporates a number of discrete resistive elements to be selectively connected, in different series combinations, to at least one memory cell or memory device. In one configuration, by connecting each memory cell or device with at least one resistor array, a resistive switching layer found in the resistive switching memory element of the connected memory device is capable of being at multiple resistance states for storing multiple bits of digital information. During device programming operations, when a desired series combination of the resistive elements within the resistor array is selected, the resistive switching layer in the connected memory device can be in a desired resistance state.
摘要翻译：提供一种用于多位数据存储的电阻器阵列，不需要增加存储器芯片的尺寸或缩小存储器芯片内包含的存储器单元的特征尺寸。电阻器阵列包含多个分立的电阻元件，以不同的串联组合选择性地连接到至少一个存储器单元或存储器装置。在一种配置中，通过将每个存储器单元或器件与至少一个电阻器阵列连接，在所连接的存储器器件的电阻切换存储器元件中找到的电阻切换层能够处于多个电阻状态以存储多位数字信息。在器件编程操作期间，当选择电阻器阵列内的电阻元件的期望的串联组合时，所连接的存储器器件中的电阻切换层可处于期望的电阻状态。

4. 发明申请

WO2013005040A1 OXIDE MEMORY RESISTOR INCLUDING SEMICONDUCTOR NANOPARTICLES 审中-公开
标题翻译：含有半导体纳米粒子的氧化物存储电阻
公开(公告)号：WO2013005040A1
公开(公告)日：2013-01-10
申请号：PCT/GB2012/051574
申请日：2012-07-05
申请人： UCL BUSINESS PLC , KENYON, Anthony Joseph , MEHONIC, Adnan
发明人： KENYON, Anthony Joseph , MEHONIC, Adnan
IPC分类号： G11C13/00 , H01L45/00
CPC分类号： H01L45/08 , G11C13/0002 , G11C13/0007 , G11C13/0009 , G11C13/0011 , G11C2213/15 , G11C2213/33 , G11C2213/34 , H01L27/2472 , H01L45/1233 , H01L45/145 , H01L45/1608 , H01L45/1625 , H01L45/1641
摘要： This invention relates to memory resistors, arrays of memory resistors and a method of making memory resistors. In particular, this invention relates to memory resistors having an on state and an off state, comprising: (a) a first electrode; (b) a second electrode; (c) a dielectric layer disposed between the first and second electrodes; wherein the dielectric layer comprises nanoparticles of semiconductor material, and wherein in the on state nanoparticles form at least one conductive filament encapsulated by the dielectric layer, thereby providing a conductive pathway between the first electrode and the second electrode.
摘要翻译：本发明涉及存储电阻器，存储器电阻阵列和制造存储电阻器的方法。特别地，本发明涉及具有导通状态和断开状态的存储电阻器，包括：（a）第一电极; （b）第二电极; （c）设置在第一和第二电极之间的电介质层; 其中所述电介质层包括半导体材料的纳米颗粒，并且其中在所述导通状态纳米颗粒形成由所述介电层包封的至少一个导电细丝，从而在所述第一电极和所述第二电极之间提供导电通路。

5. 发明申请

WO2011049907A1 PUNCH-THROUGH DIODE STEERING ELEMENT 审中-公开
标题翻译： PUNCH-THROUGH二极管转向元件
公开(公告)号：WO2011049907A1
公开(公告)日：2011-04-28
申请号：PCT/US2010/053128
申请日：2010-10-19
申请人： SANDISK 3D LLC , MIHNEA, Andrei , SEKAR, Deepak, C. , SAMACHISA, George , SCHEUERLEIN, Roy , XIAO, Li
发明人： MIHNEA, Andrei , SEKAR, Deepak, C. , SAMACHISA, George , SCHEUERLEIN, Roy , XIAO, Li
IPC分类号： G11C13/00 , H01L27/24
CPC分类号： G11C13/0007 , G11C13/003 , G11C13/0069 , G11C2013/0073 , G11C2213/32 , G11C2213/34 , G11C2213/72 , H01L27/24
摘要： A storage system and method for forming a storage system that uses punch-through diodes as a steering element in series with a reversible resistivity-switching element is described. The punch-through diode allows bipolar operation of a cross-point memory array. The punch-through diode may have a symmetrical non-linear current/voltage relationship. The punch-through diode has a high current at high bias for selected cells and a low leakage current at low bias for unselected cells. Therefore, it is compatible with bipolar switching in cross-point memory arrays having resistive switching elements. The punch-through diode may be a N+/P-/N+ device or a P+/N-/P+ device.
摘要翻译：描述了一种用于形成使用穿通二极管作为与可逆电阻率开关元件串联的转向元件的存储系统的存储系统和方法。穿通二极管允许交叉点存储器阵列的双极性操作。穿通二极管可具有对称的非线性电流/电压关系。穿通二极管在选择的电池的高偏压下具有高电流，对于未选择的电池，在低偏压下具有低泄漏电流。因此，它与具有电阻式开关元件的交叉点存储器阵列中的双极开关兼容。穿通二极管可以是N + / P- / N +器件或P + / N- / P +器件。

6. 发明申请

WO2010117912A1 THREE-DIMENSIONAL ARRAY OF RE-PROGRAMMABLE NON-VOLATILE MEMORY ELEMENTS HAVING VERTICAL BIT LINES AND A DOUBLE-GLOBAL-BIT-LINE ARCHITECTURE 审中-公开
标题翻译：具有垂直位线和双重全球位线架构的可重新编程的非易失性存储器元件的三维阵列
公开(公告)号：WO2010117912A1
公开(公告)日：2010-10-14
申请号：PCT/US2010/029855
申请日：2010-04-02
申请人： SANDISK 3D LLC , SAMACHISA, George , FASOLI, Luca
发明人： SAMACHISA, George , FASOLI, Luca
IPC分类号： G11C7/18 , G11C13/00 , H01L27/24
CPC分类号： G11C13/0007 , G11C7/18 , G11C8/14 , G11C13/0028 , G11C13/0064 , G11C13/0069 , G11C2213/32 , G11C2213/34 , G11C2213/71 , G11C2213/77 , H01L27/2436 , H01L27/249 , H01L45/06 , H01L45/065 , H01L45/08 , H01L45/085 , H01L45/1226 , H01L45/142 , H01L45/143 , H01L45/146 , H01L45/148 , H01L45/149
摘要： A three-dimensional array especially adapted for memory elements that reversibly change a level of electrical conductance in response to a voltage difference being applied across them. Memory elements are formed across a plurality of planes positioned different distances above a semiconductor substrate. A two-dimensional array of bit lines to which the memory elements of all planes are connected is oriented vertically from the substrate and through the plurality of planes. A double-global-bit-line architecture provides a pair of global bit lines for each bit lines for accessing a row of memory elements in parallel. A first one of each pair allows the local bit lines of the row to be sensed while a second one of each pair allows local bit lines in an adjacent row to be set to a definite voltage so as to eliminate leakage currents between adjacent rows of local bit lines.
摘要翻译：特别适用于响应于在其上施加电压差而可逆地改变电导水平的存储元件的三维阵列。存储元件跨越位于半导体衬底上方不同距离的多个平面形成。所有平面的存储元件连接到的位线的二维阵列从衬底垂直定向并穿过多个平面。双全局位线架构为每个位线提供一对全局位线，用于并行访问一行存储器元件。每对中的第一个允许检测行的局部位线，而每对中的第二个行允许将相邻行中的局部位线设置为一定电压，以便消除相邻的本地行之间的泄漏电流位线。

7. 发明申请

WO2010103649A1 複合抵抗変化素子及びその製造方法审中-公开
标题翻译：复合电阻可变元件及其制造方法
公开(公告)号：WO2010103649A1
公开(公告)日：2010-09-16
申请号：PCT/JP2009/054812
申请日：2009-03-12
申请人：富士通株式会社 , 能代英之
发明人：能代英之
IPC分类号： H01L21/8246 , H01L27/105
CPC分类号： G11C11/5685 , G11C11/161 , G11C11/5678 , G11C13/0004 , G11C13/0007 , G11C2213/15 , G11C2213/34 , G11C2213/79 , H01L27/228 , H01L27/2436 , H01L45/1233 , H01L45/144 , H01L45/146
摘要：　複合抵抗変化素子に、内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子（１）と、第１の抵抗変化素子に直列に接続された第２の抵抗変化素子（２）と、が設けられている。第２の抵抗変化素子（２）の抵抗値は、当該第２の抵抗変化素子（２）に印加される電圧及び当該第２の抵抗変化素子（２）を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化する。
摘要翻译：复合电阻可变元件具有第一电阻可变元件（1），其中电阻值对应于内部磁化方向变化;以及第二电阻可变元件（2），与第一电阻可变元件串联连接。第二电阻可变元件（2）的电阻值对应于至少施加到第二电阻可变元件（2）的电压的电平或流过第二电阻可变元件（2）的电流而变化，而不管电压和电流为正或负。

8. 发明申请

WO2010026624A1 不揮発性半導体記憶装置の製造方法审中-公开
标题翻译：用于制造非易失性半导体存储器件的方法
公开(公告)号：WO2010026624A1
公开(公告)日：2010-03-11
申请号：PCT/JP2008/065774
申请日：2008-09-02
申请人：株式会社東芝 , 村岡浩一 , 永嶋宏行 , 古賀淳二 , 井上裕文
发明人：村岡浩一 , 永嶋宏行 , 古賀淳二 , 井上裕文
IPC分类号： H01L27/10
CPC分类号： H01L27/24 , G11C13/0007 , G11C2213/32 , G11C2213/34 , G11C2213/71 , G11C2213/72
摘要：　第１の配線層となる第１のメタル層と第２の配線層となる第２のメタル層との間のクロスポイントに非オーミック素子層と可変抵抗素子層を積層形成した不揮発性半導体記憶装置の製造方法において、第１のメタル層，非オーミック素子層，及び可変抵抗素子層を第１のラインアンドスペースのパターンに加工した後に、スペース部分に露出した非オーミック素子層の側面を選択的に酸化することにより、リーク電流の低減によるスイッチング特性の改善、セルの抵抗変化のばらつき等の改善を行う。
摘要翻译：在制造非易失性半导体存储器件的方法中，其中非金属元素层和可变电阻元件层在成为第一布线层的第一金属层的交叉点和成为第二布线层的第二金属层的交叉点上形成，第一金属层，非欧姆元件层和可变电阻元件层被加工成第一线和空间的图案，然后暴露于空间部分的非欧姆元件层的侧面被选择性地氧化，从而通过降低漏电流，提高电池电阻变化的变化。

9. 发明申请

WO2009126874A2 NON-VOLATILE MULTI-LEVEL RE-WRITABLE MEMORY CELL INCORPORATING A DIODE IN SERIES WITH MULTIPLE RESISTORS AND METHOD FOR WRITING SAME 审中-公开
标题翻译：具有多个电阻器的系列中的二极管非易失性多层可重写存储单元及其写入方法
公开(公告)号：WO2009126874A2
公开(公告)日：2009-10-15
申请号：PCT/US2009/040187
申请日：2009-04-10
申请人： SANDISK 3D LLC , SCHEUERLEIN, Roy, E.
发明人： SCHEUERLEIN, Roy, E.
IPC分类号： G11C16/04 , G11C11/36 , G11C16/00
CPC分类号： G11C11/5685 , G11C11/5678 , G11C13/0004 , G11C13/0007 , G11C13/0069 , G11C17/16 , G11C2013/009 , G11C2213/15 , G11C2213/19 , G11C2213/31 , G11C2213/32 , G11C2213/33 , G11C2213/34 , G11C2213/72 , Y10T29/49002
摘要： A very dense cross-point memory array of multi-level read/write two-terminal memory cells, and methods for its programming, are described. Multiple states are achieved using two or more films that each have bi-stable resistivity states, rather than "tuning" the resistance of a single resistive element. An exemplary memory cell includes a vertical pillar diode in series with two different bi-stable resistance films. Each bi-stable resistance film has both a high resistance and low resistance state that can be switched with appropriate application of a suitable bias voltage and current. Such a cross-point array is adaptable for two-dimensional rewritable memory arrays, and also particularly well-suited for three-dimensional rewritable (3D R/W) memory arrays.
摘要翻译：描述了多级读/写两端存储单元的非常密集的交叉点存储器阵列及其编程方法。使用两个或更多个具有双稳态电阻率状态的膜而不是“调谐”单个电阻元件的电阻来实现多个状态。示例性存储单元包括与两个不同的双稳电阻膜串联的立柱二极管。每个双稳态电阻膜具有高电阻和低电阻状态，可以适当地施加适当的偏置电压和电流来切换。这种交叉点阵列适用于二维可重写存储器阵列，并且还特别适用于三维可重写（3D R / W）存储器阵列。

10. 发明申请

WO2009104229A1 抵抗変化型不揮発性メモリ素子とその作製方法审中-公开
标题翻译：电阻非易失性存储元件及其制造方法
公开(公告)号：WO2009104229A1
公开(公告)日：2009-08-27
申请号：PCT/JP2008/003508
申请日：2008-11-28
申请人：パナソニック株式会社 , 吉井重雄 , 山下一郎
发明人：吉井重雄 , 山下一郎
IPC分类号： H01L27/10 , G11C13/00 , H01L45/00 , H01L49/00
CPC分类号： H01L27/101 , G11C13/0002 , G11C2213/15 , G11C2213/34 , H01L45/04 , H01L45/12 , H01L45/1246 , H01L45/146 , H01L45/1633 , Y10S977/773 , Y10S977/81 , Y10S977/943
摘要：　本発明は、単純かつ容易な工程で実現できる電流経路を備え、微細化可能な抵抗変化型不揮発性メモリ素子を提供することを目的とする。　本発明の抵抗変化型不揮発性メモリ素子は、第１電極２０３と、前記第１電極２０３上に形成され、印加電圧に応じて抵抗が変化する酸化物半導体層２０４ａと、前記酸化物半導体層２０４ａ上に配置された直径２ｎｍ以上１０ｎｍ以下の金属ナノ粒子２０４ｂと、前記酸化物半導体層２０４ａ上および前記金属ナノ粒子２０４ｂ上に形成されたトンネル障壁層２０４ｃと、前記トンネル障壁層２０４ｃ上に形成された第２電極２０６とを備え、前記金属ナノ粒子２０４ｂと前記酸化物半導体層２０４ａとが接している、ことを特徴とする。
摘要翻译：公开了一种电阻性非易失性存储元件，其能够实现小型化并且配备有可以通过简单且容易的过程实现的电流路径。本发明的电阻性非易失性存储元件的特征在于，具有第一电极（203），形成在上述第一电极（203）的顶部上的氧化物半导体层（204a），其电阻根据施加电压，设置在上述氧化物半导体层（204a）的顶部并且其晶粒尺寸为2nm〜10nm的金属纳米粒子（204b），形成在上述氧化物半导体层的顶部的隧道势垒层（204c）上述氧化物半导体层（204a）和上述金属纳米粒子（204b）的顶部，以及形成在上述隧道势垒层（204c）的顶部的第二电极（206），上述金属纳米粒子（204b）和上述氧化物半导体层（204a）接触。

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