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1. 发明申请

WO2017078884A1 ELECTRIC FUSE CURRENT SENSING SYSTEMS AND MONITORING METHODS 审中-公开
标题翻译：电熔丝电流传感系统和监测方法
公开(公告)号：WO2017078884A1
公开(公告)日：2017-05-11
申请号：PCT/US2016/055708
申请日：2016-10-06
申请人： COOPER TECHNOLOGIES COMPANY
发明人： KOTHEKAR, Milind Suresh , SHARMA, Santosh Kumar , DOUGLASS, Robert Stephen
IPC分类号： G01R31/07 , G01R31/08 , H02H3/04
CPC分类号： G01R19/32 , G01R1/04 , G01R15/146 , G01R19/0092 , G01R27/16 , G01R31/07 , G01R31/08 , G06K7/10366 , G06K7/1413 , G11C17/16 , G11C17/18 , G11C29/027 , G11C29/50008 , G11C2029/0409 , H01H85/048 , H01H85/165 , H02H1/0007 , H02H1/0038 , H02H3/08
摘要： Electrical current sensing and monitoring methods include connecting sensing a voltage across a conductor having a non-linear resistance such as a fuse element. The current flowing in the conductor is calculated based on at least a first detected state of the sensed voltage and a thermal equilibrium characterization of the conductor.
摘要翻译：电流感测和监测方法包括连接感测具有非线性电阻的导体（诸如熔丝元件）两端的电压。基于感测电压的至少第一检测状态和导体的热平衡表征来计算导体中流动的电流。

2. 发明申请

WO2014120529A1 ERROR DETECTION AND CORRECTION OF ONE-TIME PROGRAMMABLE ELEMENTS 审中-公开
标题翻译：一次性可编程元件的错误检测和校正
公开(公告)号：WO2014120529A1
公开(公告)日：2014-08-07
申请号：PCT/US2014/012539
申请日：2014-01-22
申请人： QUALCOMM INCORPORATED
发明人： KIM, Jung Pill , KIM, Taehyun , KIM, Sungryul
IPC分类号： G11C17/02 , G06F11/10 , G11C17/14 , G11C29/02 , G11C17/18
CPC分类号： G06F11/1048 , G11C11/16 , G11C17/02 , G11C17/146 , G11C17/18 , G11C29/027 , G11C2029/4402
摘要： A circuit includes a first one-time programmable (OTP) element and a second OTP element. The circuit also includes error detection circuitry coupled to receive a first representation of data from the first OTP element. The circuit further includes output circuitry responsive to an output of the error detection circuitry to output an OTP read result based on the first representation of the data or based on a second representation of the data from the second OTP element.
摘要翻译：电路包括第一个一次性可编程（OTP）元件和第二个OTP元件。电路还包括耦合以从第一OTP元件接收数据的第一表示的错误检测电路。电路还包括响应于错误检测电路的输出的输出电路，以基于数据的第一表示或基于来自第二OTP元件的数据的第二表示来输出OTP读取结果。

3. 发明申请

WO2013110016A1 METHOD AND APPARATUS FOR TESTING ONE TIME PROGRAMMABLE (OTP) ARRAYS 审中-公开
标题翻译：用于测试一次可编程（OTP）阵列的方法和装置
公开(公告)号：WO2013110016A1
公开(公告)日：2013-07-25
申请号：PCT/US2013/022339
申请日：2013-01-20
申请人： QUALCOMM INCORPORATED
发明人： UVIEGHARA, Gregory A , CASSIER, Amer Christophe G. , KOTA, Anil C.
IPC分类号： G11C29/24 , G11C29/02 , G11C17/14
CPC分类号： G11C29/24 , G11C17/14 , G11C29/027
摘要： An array of one time programmable (OTP) devices includes a first set of pre-configurable memory devices appended to one or more columns of the array and a second set of pre-configurable memory devices appended to one or more rows of the array. The pre-configurable memory devices may be additional OTP devices or read only memory (ROM) devices that can be configured to store a predetermined test pattern for the array. Rows, columns and functionalities of the array can be tested based on the stored test pattern. OTP devices in the array may then be programmed after successful testing based on the test pattern stored.
摘要翻译：一组可编程（OTP）设备包括附加到该阵列的一列或多列的第一组可预先配置的存储器件和附加到阵列的一行或多行的第二组可预先配置的存储器件。可预配置的存储器设备可以是可被配置为存储阵列的预定测试图案的附加OTP设备或只读存储器（ROM）设备。阵列的行，列和功能可以基于存储的测试模式进行测试。然后可以根据存储的测试模式在成功测试之后对阵列中的OTP设备进行编程。

4. 发明申请

WO2013067630A1 TEST CELLS FOR AN UNPROGRAMMED OTP MEMORY ARRAY 审中-公开
标题翻译：用于未经预处理的OTP存储器阵列的测试单元
公开(公告)号：WO2013067630A1
公开(公告)日：2013-05-16
申请号：PCT/CA2012/050015
申请日：2012-01-12
申请人： SIDENSE CORP. , KURJANOWICZ, Wlodek
发明人： KURJANOWICZ, Wlodek
IPC分类号： G01R31/3187
CPC分类号： G11C29/027 , G11C17/00 , G11C17/14 , G11C29/08 , G11C29/24
摘要： Test cells are included in a one-time programmable (OTP) memory array for detecting semiconductor fabrication misalignment, which can result in a potentially defective memory array. The test cells are fabricated at the same time as the normal OTP cells, except they are smaller in size along one dimension in order to detect mask misalignment along that dimension. Any fabricated test cell which cannot be programmed indicates a level of fabrication mask misalignment has occurred and the OTP memory array should not be used.
摘要翻译：测试单元被包括在用于检测半导体制造未对准的一次性可编程（OTP）存储器阵列中，这可能导致潜在的有缺陷的存储器阵列。测试电池与正常OTP电池同时制造，除了它们沿着一个维度的尺寸较小，以便沿着该尺寸检测掩模未对准。任何不能编程的制造的测试单元都指示制造掩模发生不对准的水平，并且不应使用OTP存储器阵列。

5. 发明申请

WO2012018918A2 GENERATING A NON-REVERSIBLE STATE AT A BITCELL HAVING A FIRST MAGNETIC TUNNEL JUNCTION AND A SECOND MAGNETIC TUNNEL JUNCTION 审中-公开
标题翻译：在具有第一磁性隧道接头和第二磁性隧道接头的位置处产生不可逆状态
公开(公告)号：WO2012018918A2
公开(公告)日：2012-02-09
申请号：PCT/US2011/046429
申请日：2011-08-03
申请人： QUALCOMM INCORPORATED , RAO, Hari, M. , KIM, Jung, Pill , KANG, Seung, H. , ZHU, Xiaochun , KIM, Tae, Hyun , LEE, Kangho , LI, Xia , HSU, Wah, Nam , HAO, Wuyang , SUH, Jungwon , YU, Nicholas, K. , NOWAK, Matthew, Michael , MILLENDORF, Steven, M. , ASHKENAZI, Asaf
发明人： RAO, Hari, M. , KIM, Jung, Pill , KANG, Seung, H. , ZHU, Xiaochun , KIM, Tae, Hyun , LEE, Kangho , LI, Xia , HSU, Wah, Nam , HAO, Wuyang , SUH, Jungwon , YU, Nicholas, K. , NOWAK, Matthew, Michael , MILLENDORF, Steven, M. , ASHKENAZI, Asaf
IPC分类号： G11C17/16
CPC分类号： G11C11/16 , G11C11/14 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C17/02 , G11C17/16 , G11C29/027
摘要： A method of generating a non-reversible state at a bitcell having a first magnetic tunnel junction (MTJ) and a second MTJ includes applying a program voltage to the first MTJ of the bitcell without applying the program voltage to the second MTJ of the bitcell. A memory device includes a bitcell having a first MTJ and a second MTJ and programming circuitry configured to generate a non-reversible state at the bitcell by applying a program signal to a selected one of the first MTJ and the second MTJ of the bitcell.
摘要翻译：在具有第一磁性隧道结（MTJ）和第二MTJ的位单元处产生不可逆状态的方法包括将编程电压施加到位单元的第一MTJ，而不将编程电压施加到位单元的第二MTJ。存储器件包括具有第一MTJ和第二MTJ的位单元以及被配置为通过将程序信号施加到位单元的第一MTJ和第二MTJ中的所选择的一个而在位单元处产生不可逆状态的编程电路。

6. 发明申请

WO2008077238A1 DUAL FUNCTION DATA REGISTER 审中-公开
标题翻译：双功能数据寄存器
公开(公告)号：WO2008077238A1
公开(公告)日：2008-07-03
申请号：PCT/CA2007/002285
申请日：2007-12-20
申请人： SIDENSE CORP. , KURJANOWICZ, Wlodek
发明人： KURJANOWICZ, Wlodek
IPC分类号： G11C19/00 , G11C17/14 , G11C7/22 , H03K5/13
CPC分类号： G11C29/52 , G11C5/143 , G11C16/3454 , G11C16/3459 , G11C17/14 , G11C17/16 , G11C17/165 , G11C19/00 , G11C29/027 , G11C2029/0407
摘要： A dual function serial and parallel data register with integrated program verify functionality. The master and slave latching circuits of the dual function data register can concurrently store two different words of data. In a program verify operation, the master latch stores program data and the slave latch will receive and store read data. Comparison logic in each register stage will compare the data of both latches, and integrate the comparison result to that of the previous register stage. The final single bit result will indicate the presence of at least one bit that has not been programmed. Automatic program inhibit logic in each stage will prevent successfully programmed bits from being re-programmed in each subsequent reprogram cycle. Either data word can be serially clocked out by selectively starting the shift operations on either the low or high active logic level of a clock signal.
摘要翻译：具有集成程序验证功能的双功能串行和并行数据寄存器。双功能数据寄存器的主从锁存电路可同时存储两个不同的数据字。在程序验证操作中，主锁存器存储程序数据，从锁存器将接收并存储读数据。每个寄存器阶段的比较逻辑将比较两个锁存器的数据，并将比较结果与上一个寄存器级的比较结果进行比较。最后的单个位结果将指示至少有一个未被编程的位的存在。每个级中的自动程序禁止逻辑将阻止在每个后续重新编程周期中成功编程的位被重新编程。可以通过选择性地在时钟信号的低或高有效逻辑电平上启动移位操作来将数据字串行计时。

7. 发明申请

WO2008052885A1 METHOD OF PROVIDING OPTIMAL FIELD PROGRAMMING OF ELECTRONIC FUSES 审中-公开
标题翻译：提供电子熔融金属最佳实地规划的方法
公开(公告)号：WO2008052885A1
公开(公告)日：2008-05-08
申请号：PCT/EP2007/061109
申请日：2007-10-17
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , OUELLETTE, Michael, Richard , PERRY, Troy, Joseph
发明人： OUELLETTE, Michael, Richard , PERRY, Troy, Joseph
IPC分类号： G11C17/00
CPC分类号： G11C17/18 , G11C17/165 , G11C29/027
摘要： A method of providing optimal fuse programming conditions by which an integrated circuit chip customer may program electronic fuses in the field, i.e., outside of the manufacturing test environment. An optimal fuse programming identifier, which is correlated to optimal fuse programming conditions, may be provided to the customer in readable fashion on the customer's IC chip. Accessing the optimal fuse programming identifier on the customer's IC chip, the customer may apply a fuse programming process in the field according to one or more correlated optimal fuse programming conditions.
摘要翻译：一种提供最佳熔丝编程条件的方法，集成电路芯片客户可通过该条件编程现场的电子熔丝，即在制造测试环境之外。可以以客户的IC芯片的可读方式向客户提供与最佳熔丝编程条件相关的最佳熔丝编程标识符。访问客户IC芯片上的最佳熔丝编程标识符，客户可以根据一个或多个相关的最佳熔丝编程条件在现场应用熔丝编程过程。

8. 发明申请

WO2013190742A1 半導体装置およびプログラミング方法审中-公开
标题翻译：半导体器件和编程方法
公开(公告)号：WO2013190742A1
公开(公告)日：2013-12-27
申请号：PCT/JP2013/001210
申请日：2013-02-28
申请人：日本電気株式会社 , 阪本利司 , 多田宗弘 , 宮村信
发明人：阪本　利司 , 多田　宗弘 , 宮村　信
IPC分类号： G11C13/00
CPC分类号： G11C29/027 , G11C13/003 , G11C13/0069 , G11C2013/0073 , G11C2213/15 , G11C2213/75 , G11C2213/79
摘要：　半導体装置は、第１端子（４０１１）と第２端子（４０１２）とを有し、印加電圧が基準値を超えることによって抵抗状態が変化する抵抗変化層を含む第１抵抗変化スイッチ（４０１）と、第３端子（４０２１）と第４端子（４０２２）とを有し、第３端子（４０２１）が第２端子（４０１２）と接続して共通ノード（４０３）を形成し、印加電圧が基準値を超えることによって抵抗状態が変化する抵抗変化層を含む第２抵抗変化スイッチ（４０２）と、第１端子（４０１１）に接続している第１配線（４１１）と、第４端子（４０２２）に接続しており、平面視で第１配線（４１１）と交わる方向に延伸している第２配線（４２１）と、一端が共通ノード（４０３）に接続している電流制御用スイッチ素子（４０４）と、を有する。
摘要翻译：该半导体器件具有：具有第一端子（4011）和第二端子（4012）的第一可变电阻开关（401），并且当施加的电压超过基准值时，包括其电阻状态变化的可变电阻层值; 具有第三端子（4021）和第四端子（4022）的第二可变电阻开关（402）具有通过使第三端子（4021）连接到第二端子（4012）而形成的公共节点（403）并且其包括当施加的电压超过参考值时其电阻状态变化的可变电阻层; 连接到第一端子（4011）的第一布线（411）; 第二配线（421），其连接到第四端子（4022），并且在平面图中沿与第一布线（411）相交的方向延伸; 以及其一端连接到公共节点（403）的电流控制开关元件（404）。

9. 发明申请

WO2013179594A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2013179594A1
公开(公告)日：2013-12-05
申请号：PCT/JP2013/003074
申请日：2013-05-14
申请人：パナソニック株式会社
发明人：白濱　政則 , 川崎　利昭 , 竹村　和浩 , 縣　泰宏
IPC分类号： G11C29/12
CPC分类号： G11C17/16 , G11C29/027 , G11C29/32 , G11C29/785 , G11C2029/4402
摘要：　半導体記憶装置（１０）は、一度だけ書き換え可能な不揮発デバイス（５０５）が行列状に配置された不揮発デバイスアレイ（１０１）と、ロウ選択線（ＷＬ）と、ロウ選択線に接続されるロウ制御回路（１０２）と、コラム選択線（ＢＬ）と、コラム選択線に接続されるコラム制御回路（１０３）と、不揮発デバイスアレイからみて、ロウ制御回路およびコラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路（１１２，１１３）と、第１の制御信号に基づいて、ロウ選択線およびコラム選択線のいずれか一方を非活性状態にする非活性化手段（５０，６０）とを備えている。
摘要翻译：一种半导体存储装置（10）具备以下：非易失性元件阵列（101），其中可以仅重写一次的非易失性器件（505）以矩阵图形布置; 行选择行（WL）; 连接到行选择线的行控制电路（102）; 列选择线（BL）; 连接到列选择线的列控制电路（103）; 设置在非易失性器件阵列的与行控制电路和/或列控制电路相反的一侧的触发电路（112,113）; 以及基于第一控制信号使行选择线或列选择线失活的灭活装置（50,60）。

10. 发明申请

WO2013019672A1 SYSTEM AND METHOD FOR TESTING FUSE BLOW RELIABILITY FOR INTEGRATED CIRCUITS 审中-公开
标题翻译：用于测试集成电路的保险丝可靠性的系统和方法
公开(公告)号：WO2013019672A1
公开(公告)日：2013-02-07
申请号：PCT/US2012/048685
申请日：2012-07-27
申请人： TESSERA, INC. , PARRIS, Michael, Curtis
发明人： PARRIS, Michael, Curtis
IPC分类号： G11C29/02
CPC分类号： G01R31/07 , G11C29/027
摘要： System and method for testing the reliability of a fuse blow condition. The fuse blow detection circuit includes a fuse circuit comprising a fuse having a first end coupled to ground. A common node is coupled to the second end of the fuse. A pre- charge circuit is coupled to the common node for pre-charging the common node to a pre-charged HIGH level. An inverter includes an inverter output and an inverter input, wherein the inverter input is coupled to the common node. A feedback latch is coupled between a voltage source and ground, and includes a latch input that is coupled to the inverter output and a latch output coupled to the common node. A test circuit is included that is coupled to the common node, wherein in a normal mode the test circuit adds strength to the feedback latch for purposes of maintaining the common node at the pre-charged HIGH level, such that in a test mode the feedback latch is weaker than in the normal mode for purposes of maintaining the common node at the pre-charged HIGH level.
摘要翻译：用于测试保险丝熔断状态可靠性的系统和方法。保险丝熔断检测电路包括熔丝电路，其包括具有耦合到地的第一端的保险丝。公共节点耦合到熔丝的第二端。预充电电路耦合到公共节点，用于将公共节点预充电到预充电的高电平。逆变器包括逆变器输出和逆变器输入，其中逆变器输入耦合到公共节点。反馈锁存器耦合在电压源和地之间，并且包括耦合到反相器输出的锁存器输入和耦合到公共节点的锁存器输出。包括耦合到公共节点的测试电路，其中在正常模式下，为了将公共节点保持在预充电高电平，测试电路向反馈锁存器增加强度，使得在测试模式下，反馈锁存器比普通模式弱，用于将公共节点保持在预充电高电平。

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