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1. 发明申请

WO2008023437A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008023437A1
公开(公告)日：2008-02-28
申请号：PCT/JP2006/316750
申请日：2006-08-25
申请人：株式会社日立製作所 , 寺尾元康 , 笹子佳孝 , 黒土健三 , 都築浩一 , 半澤悟 , 外村修 , 高浦則克 , 松崎望
发明人：寺尾元康 , 笹子佳孝 , 黒土健三 , 都築浩一 , 半澤悟 , 外村修 , 高浦則克 , 松崎望
IPC分类号： H01L29/66
CPC分类号： G06N3/0635
摘要：　本発明は、外部入力を認識する系の配線および接続点を増加させ、部分的に消滅させながら学習を進めることを特徴とする人工知能デバイスに関する半導体装置である。記憶も配線の接続点の配列パターンによって行う。配線および接続点の増加や消滅には、例えばイオン移動による導電パス形成と、その太さの変化を利用する。そして、画像あるいは音声といった入力情報をそのまま時系列で記憶する領域、論理情報を時系列で記憶する領域、それらの情報を転送する領域、および論理処理をする領域を少なくとも有する。
摘要翻译：一种相对于人造智能装置的半导体器件，其特征在于，通过增加用于识别外部输入的系统的布线和节点来提前学习，同时部分地去除它们。存储器通过布线节点的排列模式进行。使用例如由离子迁移率形成的导电路径及其厚度变化来增加或消除配线和节点。此外，半导体器件至少设置有用于存储实时基于时间序列的图像或声音的输入信息的域，时间序列逻辑信息存储域，传送信息的另外的域，以及一个逻辑处理域。

2. 发明申请

WO2007148405A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007148405A1
公开(公告)日：2007-12-27
申请号：PCT/JP2006/312640
申请日：2006-06-23
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 松井裕一 , 古賀剛 , 松崎望 , 高浦則克 , 藤崎芳久 , 黒土健三 , 森川貴博 , 笹子佳孝 , 牛山純子 , 廣常朱美
发明人：寺尾元康 , 松井裕一 , 古賀剛 , 松崎望 , 高浦則克 , 藤崎芳久 , 黒土健三 , 森川貴博 , 笹子佳孝 , 牛山純子 , 廣常朱美
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L45/1675 , H01L27/2436 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/144
摘要：　相変化メモリにおいて、界面層をカルコゲナイド材料層／プラグ間に挿入する。界面層はプラグ状電極の界面全体を覆わないようにする。プラグはカルコゲナイド層より上部に形成すれば集積度が上がる。界面層は、酸化物ターゲットを用いてスパッタリングするか、または金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマなどの酸化性雰囲気中で金属膜を酸化することによって形成される。
摘要翻译：在相变存储器中，界面层插入到化学物质层和插塞之间。避免了由界面层覆盖插头电极的整个界面。在化学成分上方的塞子的形成实现了集成增加。通过使用氧化物靶或金属靶通过溅射制造界面层，从而形成金属膜，然后在氧自由基，氧等离子体等的氧化气氛中氧化金属膜。

3. 发明申请

WO2008117455A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008117455A1
公开(公告)日：2008-10-02
申请号：PCT/JP2007/056435
申请日：2007-03-27
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 森川貴博 , 半澤悟 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 茂庭昌弘 , 木下勝治
发明人：寺尾元康 , 森川貴博 , 半澤悟 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 茂庭昌弘 , 木下勝治
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/06 , H01L45/122 , H01L45/1233 , H01L45/144 , H01L45/1675
摘要：　抵抗素子とＭＩＳトランジスタとによって構成された相変化メモリにおいて、抵抗素子の記憶層は、平均組成が下記の一般式（１）　　　　　　　Ｉｎ α ＧｅＸＳｂＹＴｅＺＭ β 　　　　（１）（ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５であり、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）で表されるカルコゲナイド膜からなる。
摘要翻译：一种由电阻元件和MIS晶体管组成的相变存储器，其中电阻元件具有由硫族化物膜组成的存储层，其平均组成由以下通式表示：在_{（1）其中a，X，Y，Z和ß具有下式满足：X 0.1 = a = 0.4,0.04 = X = 0.3,0.03 = Y = 0.2,0.3 = Z = 0.6,0.01 =ß= 0.05，M为选自V，Nb，Ta中的至少一种元素，Cr，Mo，W，Ti，Ta，Mo，Pb，Si，Fe，Co，Ni，Eu和Pd。}

4. 发明申请

WO2008010290A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008010290A1
公开(公告)日：2008-01-24
申请号：PCT/JP2006/314457
申请日：2006-07-21
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 半澤悟 , 森川貴博 , 黒土健三 , 竹村理一郎 , 高浦則克 , 松崎望
发明人：寺尾元康 , 半澤悟 , 森川貴博 , 黒土健三 , 竹村理一郎 , 高浦則克 , 松崎望
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　メモリセル領域のメモリ素子ＲＭとして、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料からなる記憶層５２を用い、この記憶層５２の下部電極ＴＰ側に位置する第１層５２ａのＧａまたはＩｎの濃度が、上部電極５３側に位置する第２層５２ｂの当該濃度よりも高くなるように構成する。例えば、第１層５２ａは、７原子％以上４０原子％未満のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％未満のＧｅと、５原子％以上２５原子％未満のＳｂと、４０原子％以上６５原子％未満のＴｅとを含む材料で形成し、第２層５２ａのＧａまたはＩｎの含有量が第１層５２ａよりも５原子％以上少なくなるように形成する。また、セット動作とリセット動作で上部電極５３－下部電極ＴＰ間の電圧極性を反転させることが可能な回路を設ける。
摘要翻译：一种半导体器件，其被构造成使用作为存储单元区域的存储元件（RM）的硫族化物材料的存储层（52），其不仅可以存储具有高电阻值的高电阻状态，而且可以存储低电阻状态电阻值，存储层（52）位于下电极（TP）侧的第一层（52a）的Ga或In浓度高于位于侧面的第二层（52b）的相应浓度的上电极（53）。例如，第一层（52a）由含有7至小于40原子％的至少Ga或In，5至小于35原子％的Ge，5至小于25原子％的材料形成的Sb和40〜小于65原子％的Te，使得第二层（52b）的Ga或In含量低于第一层（52a）的相应含量为5原子％以上。此外，通过设置运动和复位运动，设置了能够在上电极（53）和下电极（TP）之间反转电压极性的电路。

5. 发明申请

WO2007138703A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007138703A1
公开(公告)日：2007-12-06
申请号：PCT/JP2006/310929
申请日：2006-05-31
申请人：株式会社ルネサステクノロジ , 高浦則克 , 松井裕一 , 寺尾元康 , 藤崎芳久 , 松崎望 , 黒土健三 , 森川貴博
发明人：高浦則克 , 松井裕一 , 寺尾元康 , 藤崎芳久 , 松崎望 , 黒土健三 , 森川貴博
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C8/08 , G11C13/0028 , G11C2213/79 , H01L27/2436 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　下部電極としてのプラグ（４３）が埋め込まれた絶縁膜（４１）上に、酸化タンタルからなる絶縁膜（５１）とインジウムを導入したＧｅ－Ｓｂ－Ｔｅ系カルコゲナイドからなる記録層（５２）とタングステンまたはタングステン合金からなる上部電極膜（５３）の積層パターンが形成されて、相変化メモリが形成されている。記録層（５２）とプラグ（４３）の間に絶縁膜（５１）を介在させたことにより、相変化メモリのプログラミング電流の低減効果や記録層（５２）の剥離防止効果を得ることができる。そして、記録層（５２）としてインジウムを導入したＧｅ－Ｓｂ－Ｔｅ系カルコゲナイドを用いることで、絶縁膜（５１）と記録層（５２）の仕事関数差を大きくし、相変化メモリのプログラミング電圧を低減することができる。
摘要翻译：通过在嵌入作为下电极的插头（43）的绝缘膜（41）上形成多层图案来生产相变存储器。多层图案由氧化钽构成的绝缘膜（51），导入铟的Ge-Sb-Te硫属元素化合物的记录层（52）和由钨构成的上部电极膜（53）构成，钨合金。通过在记录层（52）和插头（43）之间具有绝缘膜（51），可以获得减小相变存储器的编程电流的效果和防止记录层（52）分离的效果）。通过使用引入了铟的Ge-Sb-Te硫族化物作为记录层（52），绝缘膜（51）和记录层（52）之间的功函数差增加，从而降低了相变存储器

6. 发明申请

WO2008084545A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008084545A1
公开(公告)日：2008-07-17
申请号：PCT/JP2007/050269
申请日：2007-01-11
申请人：株式会社ルネサステクノロジ , 森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 木下勝治 , 松井裕一
发明人：森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 木下勝治 , 松井裕一
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L45/144 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/1675
摘要：　抵抗値変化により情報を記憶する記録層の両面に電極を設けた相変化メモリにおいて、前記記録層は、２０原子％以上３８原子％以下のインジウムと、９原子％以上２８原子％以下のゲルマニウムと、３原子％以上１８原子％以下のアンチモンと、４２原子％以上６３原子％以下のテルルとを含むカルコゲナイド材料からなり、ゲルマニウム含有率をアンチモン含有率以上とすることにより、半田リフロー処理による実装時あるいは高温環境での使用時における耐熱性を向上させる。
摘要翻译：本发明提供一种相变存储器，其可以通过焊料回流处理或在高温环境中使用期间改善安装期间的耐热性。相变存储器包括分别在通过利用电阻值变化存储信息的记录层的两侧上设置的电极。该记录层包括含有不少于20原子％且不多于38原子％的铟，不小于9原子％且不超过28原子％锗的硫属化物，不小于3原子％且不大于 18原子％的锑，并且不小于42原子％且不大于63原子％的碲，其中锗含量高于锑含量。

7. 发明申请

WO2008068867A1 半導体記憶装置审中-公开
标题翻译：半导体存储器
公开(公告)号：WO2008068867A1
公开(公告)日：2008-06-12
申请号：PCT/JP2006/324424
申请日：2006-12-07
申请人：株式会社ルネサステクノロジ , 藤崎芳久 , 半澤悟 , 黒土健三 , 松崎望 , 高浦則克
发明人：藤崎芳久 , 半澤悟 , 黒土健三 , 松崎望 , 高浦則克
IPC分类号： G11C13/00 , H01L27/105
CPC分类号： H01L45/144 , G11C13/0004 , G11C13/0069 , G11C2213/75 , H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/06 , H01L45/1233
摘要：　相変化メモリ等の半導体記憶装置において、高集積化を実現することができる技術を提供する。電気的抵抗の低い結晶状態と電気的抵抗の高いアモルファス状態との２つの安定相を持つ相変化薄膜１０１と、相変化薄膜１０１の一方に設けられた上部プラグ電極１０２，１０３と、相変化薄膜１０１の他方に設けられた下部電極１０４と、ドレイン／ソース端子が上部プラグ電極１０２及び下部電極１０４に接続された選択トランジスタ１１４と、ドレイン／ソース端子が上部プラグ電極１０３及び下部電極１０４に接続された選択トランジスタ１１５とを有し、第１のメモリセルは、上部プラグ電極１０２と下部電極１０４に挟まれた相変化薄膜１０１中の相変化領域１１１と、選択トランジスタ１１４とから成り、第２のメモリセルは、上部プラグ電極１０３と下部電極１０４に挟まれた相変化薄膜１０１中の相変化領域１１２と、選択トランジスタ１１５とから成る。
摘要翻译：提供了能够实现诸如相变存储器之类的半导体存储器的高集成度的技术。半导体存储器包括具有低电阻的结晶状态的两个稳定相和具有高电阻的非晶状态的相变薄膜（101），设置在相变侧的上部插塞电极（102,103）薄膜（101），设置在相变薄膜（101）的另一侧的下部电极（104），选择晶体管（114），其漏极/源极端子与上部插头电极（102）连接，下电极（104）和漏极/源极端子连接到上部电极（103）和下部电极（104）的选择晶体管（115）。第一存储单元由夹在上塞电极（102）和下电极（104）与选择晶体管（114）之间的相变薄膜（101）中的相变区域（111）组成。第二存储单元由夹在上部插头电极（103）和下部电极（104）以及选择晶体管（115）之间的相变薄膜（101）中的相变区域（112）构成。

8. 发明申请

WO2007046130A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007046130A1
公开(公告)日：2007-04-26
申请号：PCT/JP2005/019052
申请日：2005-10-17
申请人：株式会社ルネサステクノロジ , 外村修 , 高浦則克 , 黒土健三 , 松崎望
发明人：外村修 , 高浦則克 , 黒土健三 , 松崎望
IPC分类号： G11C13/00 , H01L27/10 , H01L45/00
CPC分类号： G11C13/0069 , G11C7/04 , G11C13/0004 , G11C2013/009 , G11C2013/0092 , G11C2213/79
摘要：　相変化材料を用いたメモリセルを含む半導体装置において、書込み速度を律速しているセット動作を高速化することができる技術を提供する。相変化材料に印加するセットパルス電圧を２段とし、相変化材料の温度を１段目の電圧で核生成の最も早くなる温度とし、２段目のパルスでは結晶成長の最も早くなる温度とし、相変化材料を溶かさずに固相成長させる手段を用いる。また、相変化材料に印加される２段パルス電圧は、ドレイン電流ばらつきが低減できるワード線に印加される２段の電圧により制御する手段を用いる。
摘要翻译：提供了一种可以增加设置操作的速度的技术，其确定包括使用相变材料的存储器单元的半导体器件中的写入操作的速度。该技术使用在不熔化相变材料的情况下引起固相生长的方法。设定的脉冲电压分两步施加到相变材料：第一级电压将相变材料的温度设定为获得最快成核的温度; 并且第二级电压将其设定为获得最快的晶体生长的温度。此外，该技术使用用于通过施加到能够减小漏极电流变化的字线的两级电压来控制施加到相变材料的两级脉冲电压的装置。

9. 发明申请

WO2009008080A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2009008080A1
公开(公告)日：2009-01-15
申请号：PCT/JP2007/063877
申请日：2007-07-12
申请人：株式会社ルネサステクノロジ , 木下勝治 , 松崎望 , 半澤悟 , 高浦則克
发明人：木下勝治 , 松崎望 , 半澤悟 , 高浦則克
IPC分类号： H01L27/105 , G11C29/12 , H01L21/66
CPC分类号： G11C29/48 , G11C29/1201 , H01L27/2436 , H01L27/2445 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1675
摘要：シリコン基板１の記憶回路領域Ｚ２には、メモリセルトランジスタＱＭと抵抗素子ＲＭとからなるメモリセルが形成され、テスト領域Ｚ３には、テスト用抵抗素子ＲＭＴが形成されている。抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴは、相変化材料からなる記憶層３６を含む同一の構造を有し、テスト用抵抗素子ＲＭＴの上部電極３７および下部電極３３には、それぞれテスト用ボンディングパッドが電気的に接続されている。
摘要翻译：在硅衬底（1）的存储电路区（Z2）中，形成包括存储单元晶体管（QM）和电阻元件（RM）的存储单元。在测试区域（Z3）中，形成用于测试的电阻元件（RMT）。电阻元件（RM）和用于测试的电阻元件（RMT）都具有相同的结构，包括包括相变材料的存储层（36）。对于用于测试的电阻元件（RMT）的上电极（37）和下电极（33）中的每一个，用于测试的焊盘电连接。

10. 发明申请

WO2007141865A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007141865A1
公开(公告)日：2007-12-13
申请号：PCT/JP2006/311559
申请日：2006-06-08
申请人：株式会社ルネサステクノロジ , 半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
发明人：半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
IPC分类号： G11C13/00 , H01L27/105 , H01L45/00
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064 , G11C2013/0083 , G11C2013/009 , G11C2213/79
摘要：　可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子ＲＱの抵抗値を下げることが課題である。この課題を解決するために、共通データ線ＣＤＬに初期化回路ＩＣＫＴを設け、共通データ線ＣＤＬとビット線ＢＬに高電圧を印加する。初期化回路ＩＣＫＴは、バイアス回路ＶＢＣＫＴと、共通データ線ＣＤＬ及びビット線ＢＬの電圧変化を検知する初期化検出回路ＩＤＣＴとを有する。初期化動作において、選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線ＣＤＬ及びビット線ＢＬが急激に放電される。初期化検出回路ＩＤＣＴが、この電圧変化を検知して、バイアス回路ＶＢＣＫＴを停止することにより、低抵抗化後に流れる過電流を阻止し、高信頼な初期化動作を実現することができる。
摘要翻译：在由使用存储元件（RQ）的存储单元（MC）和基于可变电阻的选择晶体管（MQ）形成的存储器阵列（MCA）中，必须立即降低存储元件（RQ）的电阻值在通过施加高于电源电压（VDD）的电压进行成膜之后。为了实现该目的，在公共数据线（CDL）上布置初始化电路（ICKT），并且将高电压施加到公共数据线（CDL）和位线（BL）。初始化电路（ICKT）包括用于检测公共数据线（CDL）和位线（BL）的电压变化的偏置电路（VBCKT）和初始化检测电路（IDCT）。在初始化动作中，仅向所选择的单元中的存储元件施加高电压以降低电阻值，从而突然释放公共数据线（CDL）和位线（BL）。初始化检测电路（IDCT）检测电压变化并停止偏置电路（VBCKT），以防止低电阻后的过电流流动，实现高可靠性的初始化操作。

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