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1. 发明申请

WO2008023437A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008023437A1
公开(公告)日：2008-02-28
申请号：PCT/JP2006/316750
申请日：2006-08-25
申请人：株式会社日立製作所 , 寺尾元康 , 笹子佳孝 , 黒土健三 , 都築浩一 , 半澤悟 , 外村修 , 高浦則克 , 松崎望
发明人：寺尾元康 , 笹子佳孝 , 黒土健三 , 都築浩一 , 半澤悟 , 外村修 , 高浦則克 , 松崎望
IPC分类号： H01L29/66
CPC分类号： G06N3/0635
摘要：　本発明は、外部入力を認識する系の配線および接続点を増加させ、部分的に消滅させながら学習を進めることを特徴とする人工知能デバイスに関する半導体装置である。記憶も配線の接続点の配列パターンによって行う。配線および接続点の増加や消滅には、例えばイオン移動による導電パス形成と、その太さの変化を利用する。そして、画像あるいは音声といった入力情報をそのまま時系列で記憶する領域、論理情報を時系列で記憶する領域、それらの情報を転送する領域、および論理処理をする領域を少なくとも有する。
摘要翻译：一种相对于人造智能装置的半导体器件，其特征在于，通过增加用于识别外部输入的系统的布线和节点来提前学习，同时部分地去除它们。存储器通过布线节点的排列模式进行。使用例如由离子迁移率形成的导电路径及其厚度变化来增加或消除配线和节点。此外，半导体器件至少设置有用于存储实时基于时间序列的图像或声音的输入信息的域，时间序列逻辑信息存储域，传送信息的另外的域，以及一个逻辑处理域。

2. 发明申请

WO2008117455A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008117455A1
公开(公告)日：2008-10-02
申请号：PCT/JP2007/056435
申请日：2007-03-27
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 森川貴博 , 半澤悟 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 茂庭昌弘 , 木下勝治
发明人：寺尾元康 , 森川貴博 , 半澤悟 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 茂庭昌弘 , 木下勝治
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/06 , H01L45/122 , H01L45/1233 , H01L45/144 , H01L45/1675
摘要：　抵抗素子とＭＩＳトランジスタとによって構成された相変化メモリにおいて、抵抗素子の記憶層は、平均組成が下記の一般式（１）　　　　　　　Ｉｎ α ＧｅＸＳｂＹＴｅＺＭ β 　　　　（１）（ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５であり、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）で表されるカルコゲナイド膜からなる。
摘要翻译：一种由电阻元件和MIS晶体管组成的相变存储器，其中电阻元件具有由硫族化物膜组成的存储层，其平均组成由以下通式表示：在_{（1）其中a，X，Y，Z和ß具有下式满足：X 0.1 = a = 0.4,0.04 = X = 0.3,0.03 = Y = 0.2,0.3 = Z = 0.6,0.01 =ß= 0.05，M为选自V，Nb，Ta中的至少一种元素，Cr，Mo，W，Ti，Ta，Mo，Pb，Si，Fe，Co，Ni，Eu和Pd。}

3. 发明申请

WO2008010290A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008010290A1
公开(公告)日：2008-01-24
申请号：PCT/JP2006/314457
申请日：2006-07-21
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 半澤悟 , 森川貴博 , 黒土健三 , 竹村理一郎 , 高浦則克 , 松崎望
发明人：寺尾元康 , 半澤悟 , 森川貴博 , 黒土健三 , 竹村理一郎 , 高浦則克 , 松崎望
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　メモリセル領域のメモリ素子ＲＭとして、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料からなる記憶層５２を用い、この記憶層５２の下部電極ＴＰ側に位置する第１層５２ａのＧａまたはＩｎの濃度が、上部電極５３側に位置する第２層５２ｂの当該濃度よりも高くなるように構成する。例えば、第１層５２ａは、７原子％以上４０原子％未満のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％未満のＧｅと、５原子％以上２５原子％未満のＳｂと、４０原子％以上６５原子％未満のＴｅとを含む材料で形成し、第２層５２ａのＧａまたはＩｎの含有量が第１層５２ａよりも５原子％以上少なくなるように形成する。また、セット動作とリセット動作で上部電極５３－下部電極ＴＰ間の電圧極性を反転させることが可能な回路を設ける。
摘要翻译：一种半导体器件，其被构造成使用作为存储单元区域的存储元件（RM）的硫族化物材料的存储层（52），其不仅可以存储具有高电阻值的高电阻状态，而且可以存储低电阻状态电阻值，存储层（52）位于下电极（TP）侧的第一层（52a）的Ga或In浓度高于位于侧面的第二层（52b）的相应浓度的上电极（53）。例如，第一层（52a）由含有7至小于40原子％的至少Ga或In，5至小于35原子％的Ge，5至小于25原子％的材料形成的Sb和40〜小于65原子％的Te，使得第二层（52b）的Ga或In含量低于第一层（52a）的相应含量为5原子％以上。此外，通过设置运动和复位运动，设置了能够在上电极（53）和下电极（TP）之间反转电压极性的电路。

4. 发明申请

WO2007091326A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007091326A1
公开(公告)日：2007-08-16
申请号：PCT/JP2006/302240
申请日：2006-02-09
申请人：株式会社日立製作所 , 寺尾元康 , 黒土健三 , 竹村理一郎 , 高浦則克 , 半澤悟
发明人：寺尾元康 , 黒土健三 , 竹村理一郎 , 高浦則克 , 半澤悟
IPC分类号： H01L49/02 , H01L27/10
CPC分类号： H01L27/101 , G11C13/0004 , G11C13/0011 , G11C2213/79 , H01L27/0688 , H01L27/2436 , H01L27/2472 , H01L45/085 , H01L45/1233 , H01L45/1266 , H01L45/142 , H01L45/146 , H01L45/1625 , H01L45/1675
摘要：　プラグ（３５）が埋め込まれた絶縁膜（３１）上に第１の構成物と第２の構成物とからなる第２構成物放出領域（４５）とカルコゲナイドからなる固体電解質領域（４６）と上部電極領域（４７）が順に形成されている。第１の構成物と第２の構成物からなる第２構成物放出領域（４５）は、ドーム状の電極部分（４３）と、電極部分（４３）の周囲を埋める絶縁膜（４４）とからなり、プラグ（３４）上に少なくとも１つの電極部分（４３）が存在している。電極部分（４３）は、酸化タンタルのような電界が印加されても安定な第１の構成物からなる第１の部分と、銅または銀のような電界の印加により固体電解質領域（４２）中へ拡散して移動しやすい第２の構成物からなる第２の部分とからなる。電極部分（４３）から供給された第２の構成物が固体電解質領域（４６）中を移動することにより情報が記憶される。
摘要翻译：在其中埋设有插塞（35）的绝缘膜（31）上依次形成由第一部件和第二部件制成的第二部件释放区域（45），由硫族化物制成的固体电解质区域（46）和上电极区域（47）。第一部件和第二部件的第二部件释放区域（45）由拱形电极部分（43）和埋入电极部分（43）的周边的绝缘膜（44）形成，并且至少一个电极部分 43）存在于插头（34）上。电极部（43）由即使供给电场的钽氧化物等第一成分的第一部分形成，也可以扩散到固体电解质区域（42）中的铜或银等第二成分）供给电场。当从电极部分（43）馈送的第二分量在固体电解质区域（46）中移动时，存储信息。

5. 发明申请

WO2008068867A1 半導体記憶装置审中-公开
标题翻译：半导体存储器
公开(公告)号：WO2008068867A1
公开(公告)日：2008-06-12
申请号：PCT/JP2006/324424
申请日：2006-12-07
申请人：株式会社ルネサステクノロジ , 藤崎芳久 , 半澤悟 , 黒土健三 , 松崎望 , 高浦則克
发明人：藤崎芳久 , 半澤悟 , 黒土健三 , 松崎望 , 高浦則克
IPC分类号： G11C13/00 , H01L27/105
CPC分类号： H01L45/144 , G11C13/0004 , G11C13/0069 , G11C2213/75 , H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/06 , H01L45/1233
摘要：　相変化メモリ等の半導体記憶装置において、高集積化を実現することができる技術を提供する。電気的抵抗の低い結晶状態と電気的抵抗の高いアモルファス状態との２つの安定相を持つ相変化薄膜１０１と、相変化薄膜１０１の一方に設けられた上部プラグ電極１０２，１０３と、相変化薄膜１０１の他方に設けられた下部電極１０４と、ドレイン／ソース端子が上部プラグ電極１０２及び下部電極１０４に接続された選択トランジスタ１１４と、ドレイン／ソース端子が上部プラグ電極１０３及び下部電極１０４に接続された選択トランジスタ１１５とを有し、第１のメモリセルは、上部プラグ電極１０２と下部電極１０４に挟まれた相変化薄膜１０１中の相変化領域１１１と、選択トランジスタ１１４とから成り、第２のメモリセルは、上部プラグ電極１０３と下部電極１０４に挟まれた相変化薄膜１０１中の相変化領域１１２と、選択トランジスタ１１５とから成る。
摘要翻译：提供了能够实现诸如相变存储器之类的半导体存储器的高集成度的技术。半导体存储器包括具有低电阻的结晶状态的两个稳定相和具有高电阻的非晶状态的相变薄膜（101），设置在相变侧的上部插塞电极（102,103）薄膜（101），设置在相变薄膜（101）的另一侧的下部电极（104），选择晶体管（114），其漏极/源极端子与上部插头电极（102）连接，下电极（104）和漏极/源极端子连接到上部电极（103）和下部电极（104）的选择晶体管（115）。第一存储单元由夹在上塞电极（102）和下电极（104）与选择晶体管（114）之间的相变薄膜（101）中的相变区域（111）组成。第二存储单元由夹在上部插头电极（103）和下部电极（104）以及选择晶体管（115）之间的相变薄膜（101）中的相变区域（112）构成。

6. 发明申请

WO2008035392A1 半導体集積回路装置审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：WO2008035392A1
公开(公告)日：2008-03-27
申请号：PCT/JP2006/318481
申请日：2006-09-19
申请人：株式会社ルネサステクノロジ , 黒土健三 , 半澤悟 , 高浦則克 , 松井裕一
发明人：黒土健三 , 半澤悟 , 高浦則克 , 松井裕一
IPC分类号： G11C13/00 , H01L27/105
CPC分类号： G11C13/0004
摘要：　例えば、ワード線ＷＬ０とビット線ＢＬ０の交点に設けられたメモリセル内の相変化素子に対して、この相変化素子をｒｅｓｅｔ動作によってアモルファス状態にする場合、ビット線ＢＬ０の立ち上がり時間ｔｒｂ／立ち下がり時間ｔｆｂを、ワード線ＷＬ０の立ち上がり時間ｔｒｗ／立ち下がり時間ｔｆｗより長くなるように構成する。この際に、ｒｅｓｅｔ動作で必要な相変化素子の急冷は、ワード線ＷＬ０の立ち下がり時間ｔｆｗを用いて行う。このような構成および動作を用いることで、ビット線ＢＬ０とワード線ＷＬ１の交点に設けられた非選択メモリセル内の相変化素子に対するディスターブ電流ＩＢＬ０１が低減し、相変化メモリの信頼性が向上する。
摘要翻译：如果要形成在例如字线（WL0）和位线（BL0）的交点处的存储单元中的相变元件被复位，以将相变元件驱动为非晶态，则布置为位线（BL0）的上升和下降时间（trb，tfb）比字线（WL0）的上升和下降时间（trw，tfw）长。通过使用字线（WL0）的下降时间（tfw）来执行该复位所需的相变元件的淬灭。以这种方式，可以减少形成在位线（BL0）和字线（WL1）的交点处的未选择的存储单元中的相变元件的干扰电流（IBL01），从而提高相位变化的可靠性记忆。

7. 发明申请

WO2009008080A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2009008080A1
公开(公告)日：2009-01-15
申请号：PCT/JP2007/063877
申请日：2007-07-12
申请人：株式会社ルネサステクノロジ , 木下勝治 , 松崎望 , 半澤悟 , 高浦則克
发明人：木下勝治 , 松崎望 , 半澤悟 , 高浦則克
IPC分类号： H01L27/105 , G11C29/12 , H01L21/66
CPC分类号： G11C29/48 , G11C29/1201 , H01L27/2436 , H01L27/2445 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1675
摘要：シリコン基板１の記憶回路領域Ｚ２には、メモリセルトランジスタＱＭと抵抗素子ＲＭとからなるメモリセルが形成され、テスト領域Ｚ３には、テスト用抵抗素子ＲＭＴが形成されている。抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴは、相変化材料からなる記憶層３６を含む同一の構造を有し、テスト用抵抗素子ＲＭＴの上部電極３７および下部電極３３には、それぞれテスト用ボンディングパッドが電気的に接続されている。
摘要翻译：在硅衬底（1）的存储电路区（Z2）中，形成包括存储单元晶体管（QM）和电阻元件（RM）的存储单元。在测试区域（Z3）中，形成用于测试的电阻元件（RMT）。电阻元件（RM）和用于测试的电阻元件（RMT）都具有相同的结构，包括包括相变材料的存储层（36）。对于用于测试的电阻元件（RMT）的上电极（37）和下电极（33）中的每一个，用于测试的焊盘电连接。

8. 发明申请

WO2007141865A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007141865A1
公开(公告)日：2007-12-13
申请号：PCT/JP2006/311559
申请日：2006-06-08
申请人：株式会社ルネサステクノロジ , 半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
发明人：半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
IPC分类号： G11C13/00 , H01L27/105 , H01L45/00
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064 , G11C2013/0083 , G11C2013/009 , G11C2213/79
摘要：　可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子ＲＱの抵抗値を下げることが課題である。この課題を解決するために、共通データ線ＣＤＬに初期化回路ＩＣＫＴを設け、共通データ線ＣＤＬとビット線ＢＬに高電圧を印加する。初期化回路ＩＣＫＴは、バイアス回路ＶＢＣＫＴと、共通データ線ＣＤＬ及びビット線ＢＬの電圧変化を検知する初期化検出回路ＩＤＣＴとを有する。初期化動作において、選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線ＣＤＬ及びビット線ＢＬが急激に放電される。初期化検出回路ＩＤＣＴが、この電圧変化を検知して、バイアス回路ＶＢＣＫＴを停止することにより、低抵抗化後に流れる過電流を阻止し、高信頼な初期化動作を実現することができる。
摘要翻译：在由使用存储元件（RQ）的存储单元（MC）和基于可变电阻的选择晶体管（MQ）形成的存储器阵列（MCA）中，必须立即降低存储元件（RQ）的电阻值在通过施加高于电源电压（VDD）的电压进行成膜之后。为了实现该目的，在公共数据线（CDL）上布置初始化电路（ICKT），并且将高电压施加到公共数据线（CDL）和位线（BL）。初始化电路（ICKT）包括用于检测公共数据线（CDL）和位线（BL）的电压变化的偏置电路（VBCKT）和初始化检测电路（IDCT）。在初始化动作中，仅向所选择的单元中的存储元件施加高电压以降低电阻值，从而突然释放公共数据线（CDL）和位线（BL）。初始化检测电路（IDCT）检测电压变化并停止偏置电路（VBCKT），以防止低电阻后的过电流流动，实现高可靠性的初始化操作。

9. 发明申请

WO2003065377A1 記憶装置审中-公开
标题翻译：储存设备
公开(公告)号：WO2003065377A1
公开(公告)日：2003-08-07
申请号：PCT/JP2002/009438
申请日：2002-09-13
申请人：株式会社日立製作所 , 半澤悟 , 伊藤清男 , 松岡秀行 , 寺尾元康 , 阪田健
发明人：半澤悟 , 伊藤清男 , 松岡秀行 , 寺尾元康 , 阪田健
IPC分类号： G11C11/21
CPC分类号： H01L27/101 , G11C7/12 , G11C8/10 , G11C11/16 , G11C11/1653 , G11C11/1659 , G11C11/1673 , G11C11/1693 , G11C13/0004 , G11C13/0026 , G11C13/004 , G11C13/0069 , G11C2013/0042 , G11C2013/0054 , G11C2013/0078 , G11C2213/79 , H01L27/2436 , H01L27/2454 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/1246 , H01L45/144
摘要： In a memory array consisting of memory cells using a variable resistance storage element and a selection transistor, when current flows in the selection transistor in all the memory cells on the selection word line, non-selection data line should not be driven. For this, a source line parallel to the data line is provided, a pre-charge circuit is provided for driving the both equipotentially, and a circuit for selectively driving the source line is arranged. With this configuration, it is possible to create a current path and generate a read-out signal only in cells selected by the row and column. Thus, it is possible to realize a non-volatile memory such as a phase-change memory having a high integrity, a low noise, and low power consumption as compared to the conventional one.
摘要翻译：在由使用可变电阻存储元件和选择晶体管的存储单元组成的存储器阵列中，当选择字线上的所有存储单元中的电流流过选择晶体管时，不应该驱动非选择数据线。为此，提供与数据线平行的源极线，提供用于等电位驱动的预充电电路，并且布置用于选择性地驱动源极线的电路。利用这种配置，可以创建一个当前路径，并且仅在由行和列选择的单元格中产生读出信号。因此，与传统的存储器相比，可以实现诸如具有高完整性，低噪声和低功耗的相变存储器的非易失性存储器。

10. 发明申请

WO2009022373A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2009022373A1
公开(公告)日：2009-02-19
申请号：PCT/JP2007/065686
申请日：2007-08-10
申请人：株式会社ルネサステクノロジ , 半澤悟 , 新田文彦 , 松崎望 , 田中利広
发明人：半澤悟 , 新田文彦 , 松崎望 , 田中利広
IPC分类号： H01L27/105 , G11C13/00 , H01L27/10
CPC分类号： G11C5/06 , G11C13/0004 , G11C13/003 , G11C13/0069 , G11C2213/74 , G11C2213/79 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/141 , H01L45/144
摘要：　可変抵抗による記憶素子ＲＥと選択トランジスタＣＴとを用いたメモリセルで構成されるメモリセル・アレイを含む相変化メモリにおいて、製造装置の汚染を招くことなく、半導体装置を製造することができる技術を提供する。センスアンプＳＡとメモリセル・アレイＭＣＡとの間、並びにワードドライバＷＤＢとメモリセル・アレイとの間に、バッファセルを配置する。バッファセルは、メモリセルと同じ抵抗性記憶素子ＲＥと選択トランジスタＣＴとで構成される。メモリセルにおける抵抗性記憶素子は、その上部に形成されたコンタクトを介してビット線に接続される。一方、バッファセルでは、抵抗性記憶素子の上部にコンタクトは形成されず、メモリセル内のコンタクトが加工される時は、絶縁物に覆われたままの状態に保たれる。このような加工方法により、抵抗性記憶素子に用いられるカルコゲナイド膜の暴露や昇華を回避することができる。
摘要翻译：在具有包括使用存储元件（RE）的存储单元和可变电阻的选择晶体管（CT）的存储单元阵列的相变存储器中，提供了一种制造半导体器件的技术，而不会造成制造器件的污染。在感测放大器（SA）和存储单元阵列（MCA）之间以及字驱动器（WDB）和存储单元阵列之间布置有缓冲单元。缓冲单元包括与存储单元相同的电阻存储元件（RE）和选择晶体管（CT）。存储单元中的电阻存储元件通过形成在其上部的触点连接到位线。另一方面，在缓冲单元中的电阻性存储元件的上部没有形成接触。当处理存储器单元中的接触时，其被绝缘体覆盖。通过这种处理方法，可以避免用于电阻存储元件的硫族化物膜的曝光和升华。

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