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1. 发明申请

WO2019104638A1 神经网络处理的方法、装置、加速器、系统和可移动设备审中-公开
公开(公告)号：WO2019104638A1
公开(公告)日：2019-06-06
申请号：PCT/CN2017/113932
申请日：2017-11-30
申请人：深圳市大疆创新科技有限公司
发明人：颜钊 , 董岚 , 陈琳 , 李似锦 , 高明明
IPC分类号： G06N3/063
CPC分类号： G06N3/0454 , G06N3/0635
摘要：公开了一种神经网络处理的方法、装置、加速器、计算机系统和可移动设备。该方法包括：在对第一神经网络的第i层的多个分块中的最后一个分块进行处理时，从存储器中读取第二神经网络的第k层的多个分块中的第一个分块的数据，其中，1≤i≤N，N为所述第一神经网络的层数，1≤k≤M，M为所述第二神经网络的层数；在处理完所述第一神经网络的第i层的多个分块中的最后一个分块后，根据所述第二神经网络的第k层的多个分块中的第一个分块的数据对所述第二神经网络的第k层的多个分块中的第一个分块进行处理。本发明实施例的技术方案，能够提高计算资源利用率。

2. 发明申请

WO2018119785A1 METHOD AND APPARATUS FOR A BINARY NEURAL NETWORK MAPPING SCHEME UTILIZING A GATE ARRAY ARCHITECTURE 审中-公开
公开(公告)号：WO2018119785A1
公开(公告)日：2018-07-05
申请号：PCT/CN2016/112721
申请日：2016-12-28
申请人： INTEL CORPORATION , MA, Liwei
发明人： MA, Liwei
IPC分类号： G06N3/063
CPC分类号： G06N3/0635 , H03K19/23
摘要： In one embodiment, an apparatus comprises a plurality of bitwise multipliers, a bitwise multiplier of the plurality of bitwise multipliers to multiply a binary synapse weight value of a neural network by a binary activation state value of a neuron of the neural network. The apparatus further comprises a plurality of majority voters, a majority voter of the plurality of majority voters to receive outputs of a first group of bitwise multipliers and to generate a majority result to indicate whether a majority of outputs of the first group of bitwise multipliers are set to a first binary value or a second binary value. The apparatus also comprises a first plurality of reconfigurable connections coupled to outputs of the plurality of bitwise multipliers and inputs of the plurality of majority voters.

3. 发明申请

WO2018047213A1 VARIABLE GAIN AMPLIFIER 审中-公开
标题翻译：可变增益放大器
公开(公告)号：WO2018047213A1
公开(公告)日：2018-03-15
申请号：PCT/JP2016/004120
申请日：2016-09-09
申请人： NATIONAL INSTITUTE OF ADVANCED INDUSTRIAL SCIENCE AND TECHNOLOGY
发明人： INOUE, Isao , STOLIAR, Pablo Alberto , SCHULMAN, Alejandro Raul
IPC分类号： H03G1/00 , G06N3/063
CPC分类号： H03G1/0029 , G06N3/0635
摘要： We introduce a single-ended amplifying circuit with gain continuously adjustable between positive and negative values. It can be implemented with 4 standard transistors or with 2-conduction-mechanism devices. We achieved a 3-fold reduction in the number of components respect to standard implementation, which is particularly important in neuromorphic applications.
摘要翻译：我们引入了一个单端放大电路，其增益在正负值之间连续可调。它可以用4个标准晶体管或2个传导机构器件来实现。我们将组件数量与标准实施相比减少了3倍，这在神经形态应用中尤为重要。

4. 发明申请

WO2017093848A1 THREE-DIMENSIONAL INTEGRATION OF NEUROSYNAPTIC CHIPS 审中-公开
标题翻译：神经突触的三维整合
公开(公告)号：WO2017093848A1
公开(公告)日：2017-06-08
申请号：PCT/IB2016/057027
申请日：2016-11-22
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , IBM (CHINA) INVESTMENT COMPANY LIMITED
发明人： LIU, Fei , CAO, Qing , CHENG, Kangguo , LI, Zhengwen
IPC分类号： G06N3/063 , G06N3/04
CPC分类号： G06N3/0635 , G06N3/04 , G06N3/049 , G06N3/08
摘要： A three-dimensional integration of synapse circuitry is formed. One or more neuron layers each comprises a plurality of computing elements, and one or more synapse layers each comprising an array of memory elements are formed on top of the one or more neuron layers. A plurality of staggered through-silicon vias (TSVs) connect the one or more neuron layers to the one or more synapse layers and operate as communication links between one or more computing elements in the one or more neuron layers and one or more memory elements in the one or more synapse layers.
摘要翻译：突触电路的三维集成被形成。一个或多个神经元层各自包括多个计算元件，并且每个包括存储器元件阵列的一个或多个突触层形成在一个或多个神经元层的顶部上。多个交错硅通孔（TSV）将一个或多个神经元层连接到一个或多个突触层，并且作为在一个或多个神经元层中的一个或多个计算元件与在一个或多个神经元层中的一个或多个存储器元件一个或多个突触层。

5. 发明申请

WO2017001956A1 NEUROMORPHIC PROCESSING DEVICES 审中-公开
标题翻译：神经处理装置
公开(公告)号：WO2017001956A1
公开(公告)日：2017-01-05
申请号：PCT/IB2016/053353
申请日：2016-06-08
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM (CHINA) INVESTMENT COMPANY LTD. , IBM RESEARCH GMBH
发明人： ELEFTHERIOU, Evangelos Stavros , LE GALLO, Manuel , PANTAZI, Angeliki , SEBASTIAN, Abu , TUMA, Tomas
IPC分类号： G06N3/04
CPC分类号： G06N3/0635 , G06N3/049
摘要： A neuromorphic processing device (1) has a device input (2), for receiving an input data signal, and an assemblage of neuron circuits (3). Each neuron circuit (3) comprises a resistive memory cell (14) which is arranged to store a neuron state, indicated by cell resistance, and to receive neuron input signals (11) for programming cell resistance to vary the neuron state, and a neuron output circuit (15) for supplying a neuron output signals (12) in response to cell resistance traversing a threshold. The device (1) includes an input signal generator (4) connected to the device input (2) and the assemblage of neuron circuits (3), for generating neuron input signals (11) for the assemblage in dependence on the input data signal. The device (1) further includes a device output circuit (5), connected to neuron output circuits (15) of the assemblage, for producing a device output signal dependent on neuron output signals (12) of the assemblage, whereby the processing device (1) exploits stochasticity of resistive memory cells of the assemblage.
摘要翻译：神经形态处理装置（1）具有用于接收输入数据信号的装置输入（2）和神经元电路（3）的组合。每个神经元电路（3）包括电阻存储器单元（14），其被布置为存储由单元电阻指示的神经元状态，并且接收用于编程单元电阻以改变神经元状态的神经元输入信号（11），以及神经元输出电路（15），用于响应于穿过阈值的单元电阻提供神经元输出信号（12）。设备（1）包括连接到设备输入（2）的输入信号发生器（4）和神经元电路（3）的组合，用于根据输入数据信号产生用于组合的神经元输入信号（11）。装置（1）还包括与装置的神经元输出电路（15）连接的装置输出电路（5），用于根据装置的神经元输出信号（12）产生装置输出信号，由此处理装置 1）利用组合的电阻记忆单元的随机性。

6. 发明申请

WO2016187500A1 METHOD AND APPARATUS FOR TRAINING MEMRISTIVE LEARNING SYSTEMS 审中-公开
标题翻译：用于训练体力学习系统的方法和装置
公开(公告)号：WO2016187500A1
公开(公告)日：2016-11-24
申请号：PCT/US2016/033428
申请日：2016-05-20
申请人： MERKEL, Cory , KUDITHIPUDI, Dhireesha
发明人： MERKEL, Cory , KUDITHIPUDI, Dhireesha
IPC分类号： G06N3/08 , G06F15/18 , G06N3/02 , G05B13/00
CPC分类号： G06N3/084 , G06N3/0635
摘要： Disclosed is a method for training memristive learning systems (MLSs) using stochastic learning algorithms and the training system apparatus designed to implement the stochastic learning algorithms.
摘要翻译：本发明公开了一种使用随机学习算法训练忆状态学习系统（MLS）的方法，以及设计用于实现随机学习算法的训练系统装置。

7. 发明申请

WO2016175770A1 MEMRISTOR APPARATUS WITH VARIABLE TRANSMISSION DELAY 审中-公开
标题翻译：具有可变传输延迟的仪表装置
公开(公告)号：WO2016175770A1
公开(公告)日：2016-11-03
申请号：PCT/US2015/028044
申请日：2015-04-28
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： HU, Miao , GE, Ning , STRACHAN, John Paul , WILLIAMS, Stanley
IPC分类号： G11C11/15
CPC分类号： G11C13/004 , G06N3/049 , G06N3/0635 , G11C11/54 , G11C11/5685 , G11C13/0004 , G11C13/0007 , G11C13/003 , G11C13/0038 , G11C13/0061 , G11C13/0069 , G11C27/005 , G11C2213/74 , G11C2213/75 , G11C2213/76 , G11C2213/79
摘要： In an example, a memristor apparatus with variable transmission delay may include a first memristor programmable to have one of a plurality of distinct resistance levels, a second memristor, a transistor connected between the first memristor and the second memristor, and a capacitor having a capacitance, in which the capacitor is connected between the first memristor and the transistor. In addition, application of a reading voltage across the second memristor is delayed by a time period equivalent to the programmed resistance level of the first memristor and the capacitance of the capacitor.
摘要翻译：在一个示例中，具有可变传输延迟的忆阻器装置可以包括可编程为具有多个不同电阻电平中的一个的第一忆阻器，第二忆阻器，连接在第一忆阻器和第二忆阻器之间的晶体管，以及具有电容其中电容器连接在第一忆阻器和晶体管之间。此外，在第二忆阻器上施加读取电压被延迟等于第一忆阻器的编程电阻水平和电容器的电容的时间段。

8. 发明申请

WO2016146468A1 NEUROMORPHIC SYNAPSES 审中-公开
标题翻译：神经传播
公开(公告)号：WO2016146468A1
公开(公告)日：2016-09-22
申请号：PCT/EP2016/055098
申请日：2016-03-10
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM RESEARCH GMBH
发明人： ELEFTHERIOU, Evangelos Stavros , LE GALLO, Manuel , PANTAZI, Angeliki , SEBASTIAN, Abu , TUMA, Tomas
IPC分类号： G06N3/04 , G06N3/063 , G11C11/54
CPC分类号： G06N3/0635 , G06N3/049 , G06N3/063 , G06N3/08 , G11C11/54 , G11C11/5678 , G11C13/0004 , G11C13/004 , G11C13/0069 , G11C2013/0092
摘要： Neuromorphic synapse apparatus (11) comprises a memelement (20) for storing a synaptic weight, and programming logic (21). The memelement (20) is adapted to exhibit a desired programming characteristic. The programming logic (21) isresponsive to a stimulus prompting update of the synaptic weight for generating a programming signal for programming the memelement (20) to update said weight. The programming logic (21) may be responsive to an input signal indicating an input weight-change value ΔW i , and may be adapted to generate a programming signal dependent on the input weight-change value ΔW i .The programming logic (21) is adapted such that the programming signals exploit the programming characteristic of the memelement (20) to provide a desired weight-dependent synaptic update efficacy.
摘要翻译：神经突触装置（11）包括用于存储突触重量的记忆元件（20）和编程逻辑（21）。元件（20）适于表现出期望的编程特性。编程逻辑（21）响应促进突触权重的更新的响应，用于产生编程信号，用于对所述元件（20）进行编程以更新所述权重。编程逻辑（21）可以响应于指示输入权重变化值ΔWi的输入信号，并且可以适于产生取决于输入权重变化值ΔWi的编程信号。编程逻辑（21）被适配为所述编程信号利用所述元件（20）的编程特性以提供期望的与权重相关的突触更新效能。

9. 发明申请

WO2014151443A1 FERRULES FOR FIBER OPTIC CONNECTORS 审中-公开
标题翻译：光纤连接器的芯片
公开(公告)号：WO2014151443A1
公开(公告)日：2014-09-25
申请号：PCT/US2014/025735
申请日：2014-03-13
申请人： ADC TELECOMMUNICATIONS, INC. , OTT, Michael, James , LU, Yu
发明人： OTT, Michael, James , LU, Yu
IPC分类号： G02B6/36
CPC分类号： G02B6/3863 , G02B6/381 , G06N3/04 , G06N3/0635 , G06N3/08
摘要： A ferrule for a fiber optic connector includes: a main body extending from a first end to a second end, the main body defining a bore extending from the first end to the second end; an end surface at the second end of the main body; and a raised portion on the end surface, the raised portion extending from the second end and surrounding the bore; wherein an optical fiber is configured to be positioned within the bore of the main body; and wherein the end surface is configured to be polished to remove the raised portion.
摘要翻译：用于光纤连接器的套圈包括：从第一端延伸到第二端的主体，主体限定从第一端延伸到第二端的孔; 在主体的第二端处的端面; 以及在所述端表面上的凸起部分，所述凸起部分从所述第二端延伸并围绕所述孔; 其中光纤被配置为定位在所述主体的孔内; 并且其中所述端面被构造成被抛光以去除所述凸起部分。

10. 发明申请

WO2014108215A1 ASYMMETRICAL MEMRISTOR 审中-公开
标题翻译：不对称力学仪
公开(公告)号：WO2014108215A1
公开(公告)日：2014-07-17
申请号：PCT/EP2013/050598
申请日：2013-01-14
申请人： FRAUNHOFER-GESELLSCHAFT ZUR FÖRDERUNG DER ANGEWANDTEN FORSCHUNG E.V. , TECHNISCHE UNIVERSITÄT ILMENAU
发明人： KLEFENZ, Frank , HUSAR, Peter , WILLIAMSON, Adam , SCHUMANN, Lars , HILLER, Lars , HÖRSELMANN, Ingo , SCHOBER, Andreas
IPC分类号： G11C11/54 , G11C13/00 , G06N3/063
CPC分类号： G06N3/04 , G06N3/063 , G06N3/0635 , G11C11/54 , G11C13/0007 , G11C2213/52 , H01L27/2436 , H01L45/08 , H01L45/1253 , H01L45/146 , H01L45/165
摘要： Embodiments of the present invention provide a memristor comprising a first electrode, a second electrode and a memristive layer arranged between the first electrode and the second electrode. Thereby, the memristor is adapted to obtain an asymmetrical current density distribution in the memristive layer.
摘要翻译：本发明的实施例提供一种忆阻器，其包括布置在第一电极和第二电极之间的第一电极，第二电极和忆阻层。因此，忆阻器适于获得在忆阻层中的非对称电流密度分布。

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